Программируемая линия задержки Советский патент 1992 года по МПК H03K5/13 H03K5/153 

первый и второй D-триггеры 9, 10, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11, первую и вторую выходные шины 12, 13, вторую входную - разрядную шину 14, третью входную шину 15 синхронизации, генератор 16 тактовых импульсов, распределитель 17 импульсов, формирователь 18 управляющих импульсов, первый мультиплексор 19 блока 4 управления, счетчик 20 текущих адресов записи, счетчик 21 текущих адресов считывания, D-триггер 22 блока 4 управлений, первый и второй преобразователи 23, 24 код-временной интервал, делитель 25 частоты, четвертую входную а-разрядную шину 26, пятую в-разрядную шину 27, шестую входную д-разрядную шину 28, седьмую входную г-разрядную шину 29, а блок 4 управления имеет восемь входов 29-36 и второй мультиплексор 37. При этом блок 4 управления включает последовательно соединенные генератор 16 тактовых импульсов, распределитель 17 импульсов и формирователь 18 управляющих импульсов и первым выходом 29 соединен с первым входом первого буферного регистра 3, первая входная шина 2 соединена с входом первого регистра 1 сдвига, выходы которого через второй буферный регистр 6, оперативно-запоминающий блок 5, первый буферный регистр 3, второй регистр 7 сдвига подключен к входу мультиплексора 8. Группа из б-входов мультиплексора 8 соединена со второй входной б-разрядной шиной 14, а выход подключен к D-входу первого D-триг- гера 9, выход которого соединен с первой выходной шиной 12 и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11. Выход элемента 11 подключен к D-входу второго D-триггера 10, подсоединенного выходом к второй выходной шине 13. Выход генератора 16 тактовых импульсов, группа из m выходов первого мультиплексора 19 и выход делителя 25 частоты являются выходами 30-36 со второго по восьмой соответственно блока 4 управления. Второй вход распределителя 17 импульсов соединен с третьей входной шиной 15 синхронизации и первыми входами счетчиков 21, 22 текущих адресов записи и считывания, вторая группа из б входов второго мультиплексора 37 соединена со второй входной б-разрядной шиной 37, а его вход стробирования - с D-входом D-триггера 22. Второй вход D- триггера 22 соединен с выходом мультиплексора 37 и первым входом первого преобразователя 23 код-временной интервал, а С-вход соединен с выходом счетчика 20 текущего адреса считывания. Группа из А-входов счетчика 20 соединена с а-разряд- ной четвертой входной шиной 26, счетные

входы счетчиков 20, 21 текущих адресов записи и считывания соединены с третьим выходом блока 4 управления и управляющим входом первого мультиплексора 19, первая

и вторая группы из m входов которого соединены с группами выходов счетчиков 20,21 текущих адресов записи и считывания соответственно, а группа из m выходов мультиплексора является седьмым выходом 35

0 блока 4 управления. Второй вход первого и первый вход второго преобразователей 23, 24 код-временной интервал соединены со вторым входом 30 блока 4 управления, при этом выход первого преобразователя 23

5 код-временной интервал соединен непосредственно с первым входом делителя 25 частоты, второй вход которого соединен с выходом второго преобразователя 24 код- временной интервал, второй вход которого

0 соединен с первым входом делителя 25 частоты.

Нг фиг. 2, а-е по оси абсцисс отложено время t, а по оси ординат - напряжения на выходах 30, 31, 34, 33, 29, 32 блока 4 управ5 ления соответственно.

Работа программируемой линии задержки заключается в следующем.

На информационный вход 2 поступает входной дискретный двоичный сигнал, на0 пример, в виде периодических кодированных посылок, каждая из которых содержит К элементов равной длительности, принимающих одно из двух логических значений О или 1, которым соответствуют низкий и

5 высокий уровни напряжений 0-0,5 и 2,5-5,0 В. Элементы каждой посылки принимают значения, например, в соответствии с М-по- следовательностью. Начало каждой посылки задается, т.е. совпадает по времени с

0 фронтом синхроимпульса, поступающего на входную шину 15 синхронизации, а информация о длительности - кодированным управляющим сигналом длительности посылки, подаваемым на входную шину 27.

5 На управляющие входные шины 26 и 14 подается кодированный двоичный сигнал задержки, имеющий (а + б) число разрядов, где б - число младших разрядов; а - число старших разрядов кода задержки, которые

0 кодируют в двоичном коде число битов и слов задержки..

Этот (а +. б)-разрядный код задержки задает время, на которое должен быть задержан входной информационный сигнал,

5 выдаваемый на выход с первого информационного выхода 12, причем без изменения его структуры. Сигнал, появляющийся на выходной шине 13, должен быть задержан на ту же величину, но его структура изменена таким образом, что определенные элементы каждой кодовой посылки имеют значения, противоположные значениям входного сигнала на входной шине 2 и задержанного сигнала на выходной шине 12, т.е. проинвертированы. Указанная операция имитирует воздействие шумов при приеме-передаче дискретной информации. Она может быть использована, например, при проверке устройств цикловой синхронизации в системах обмена дискретной ин- формацией в условиях, максимально приближенных к реальным, когда в канале приема-передачи действуют помехи, искажающие передаваемые коды. В указанных устройствах обнаружение (свертка) принимаемого кода осуществляется с помощью дискретного фильтра (ДФ), содержащего регистр сдвига на К разрядов входной информации, и сравнивающего устройства, подсчитывающего в каждом такте число совпадений (несовпадений) поразрядно 0 и 1 регистра сдвига и эталонной М-последовательности. При отсутствии полезного сигнала, когда принимается один шум, сравнивающее устройство регистрирует около 50% совпадений, а когда в ДФ полностью вдвигается М-по- следовательность - 100% совпадений, т.е. порог обнаружения составляет 50%. Практически с учетом возможного искажения отдельных элементов этого порог снижается и может быть даже переменным. Возможность искажения определенного количества элементов входного задержанного сигнала на самостоятельном выходе обеспечивает проверку указанного порога обнаружения и позволяет сравнить его с эталонным выходом.

Инвертирование определенных элементов входной последовательности осуществляется путем их суммирования по модулю 2 с дополнительными импульсами, называемыми также для отражения физической сущности импульсами шума, формируемыми с помощью вновь введенных блоков. При этом длительность импульсов шума задается кодами длительности на входной шине 28 с ценой младшего разряда, равной периоду повторения тактовых импульсов, как и управляющих кодов. Элементы посылки, значения которых должны быть изменены на противоположные, определяются управляющим кодом скважности импульсов шума на входной шине 29. В результате, например, если скважность импульсов шума равна 2, т.е. код на входной шине 29 равен этой величине, изменяет свое значение на противоположное каждый второй элемент, при свертке М-последовательности в ДФ регистрируется 50% совпадений (несовпадений), т.е. последовательность

любого вида полностью разрушается. С помощью регистра 1 сдвига осуществляется квантование информационного сигнала, поступающего с входной шины 2, с получением битов информации и задержки на время формирования слов, содержащих п битов. Сдвига информации в регистре 1 сдвига осуществляется с помощью тактовых импульсов, формируемых генератором 16 тактовых

0 импульсов блока 4 управления (фиг. 2, а). Период повторения Т импульсов генератора 16 тактовых импульсов выбирается из условия обеспечения необходимой точности квантования входного сигнала и, как мини5 мум, должен быть меньше длительности отдельного кодового элемента входной посылки. В моменты времени, когда регистр 1 сдвига находится в установившемся состоянии, сигнал с его информационных выходов

0 в виде n-разрядных слов переписывается в буферный регистр 6, с выходов которого подается на информационный вход DO записи информации в ОЗУ 5. ОЗУ 5 предназначено для записи, хранения, и считывания

5 информации в виде n-разрядныхслов. Соответственно ОЗУ 5 содержит определенное число, например М, п-разрядных ячеек памяти, каждая из которых имеют свой m-разрядный адрес. Величина т находится

0 как логарифм по модулю 2 от длительности входной посылки или периода повторения синхроимпульсов на входной шине 15, деленного на п. Т. Работа ОЗУ 5 осуществляется циклами записи-считывания с периодом по5 вторения п. Т в соответствии с управляющими сигналами, вырабатываемыми формирователем 18 управляющих импульсов. Период повторения этих импульсов, а также их временное положение в течение

0 каждого цикла работы ОЗУ 5 задаются выходными импульсами распределителя 17 импульсов, имеющими период повторения п.Т, длительность 0,5 Т и сдвинутыми один относительно другого на величину Т. На

5 вход распределителя 17 подаются тактовые импульсы генератора 16, на информационные D-входы - нулевой код (О питания), а на вход ввода информации - короткие, длительностью около Т импульсы со входной

0 шины 15 синхронизации. При поступлении импульса синхронизации, по времени соответствующего началу входной информационной посылки на входной шине 2, в распределитель 17 вводится нулевой код,

5 установленный на его информационных выходах; на первом выходе распределителя 17 импульсов установится, например, низкий уровень, соответствующий выходному импульсу, и на других п-1 выходах будет высокий уровень, что соответствует отсутствию

импульсов. В результате произойдет синхронизация работы распределителя 17 импульсов, а далее и всего блока 4 управления, обеспечивающего формирование информационных слов с началом каждой информационной посылки на входной шине 2. Выходные импульсы распределителя 17 используются для формирования импульсов с помощью формирователя 18 управляющих импульсов с различной временной расстановкой в течение каждого слова.

На фиг. 2, б изображены временные диаграммы импульсов на выходе 31 блока 4 управления, используемые для считывания информации из регистра 1 сдвига в буферный регистр 5. Фронт этих импульсов соответствует середине 8-го бита, когда сформировано информационное слово и регистр 1 сдвига находится в установившемся состоянии, а спад - началу 4-го бита. Такие импульсы могут быть сформированы с помощью D-триггера, на R-вход которого подается с выхода распределителя 17 импульс 4-го бита, на С-вход - импульс 8-го бита, D-вход соединен с высоким уровнем напряжения, а выходом является прямой выход D-триггера. На фиг. 2, в представлены диаграммы импульсов выбора кристалла (выход 34 блока 4 управления), служащие для защиты информации ОЗУ 5 от разрушения при перезаписи информации.

Во время действия этих импульсов сигналы на адресных входах А ОЗУ 5 не должны изменяться. Сформированы эти импульсы также могут быть с помощью D-триггера, на R-вход которого подается 5-й импульс, на S-вход - 7-й импульс, а на С-вход через элемент 2 ИЛИ - 1-й и 2-й импульсы. При этом D -вход триггера должен быть соединен с Q-выходом, т.е. триггер должен быть включен в счетном режиме.

На фиг. 2, г изображены диаграммы импульсов управления записью-считыванием (выход 35 блока 4 управления), причем низкий уровень соответствует режиму записи. Эти импульсы, так же как и другие импульсы: считывания информации из ОЗУ 5 в буферный регистр 3 (выход 29) и параллельной записи информации в регистр 7 сдвига (выход 32) - формируются по тому же принципу с использованием D-триггеров и элементов ИЛИ, количество которых с формирователе 18 должно быть равно 5 - по количеству выходов.

Текущие m-разрядные адреса записи и считывания, от разности кодов которых зависит величина задержки, кратная длительности слова Т.п, формируются с помощью счетчиков 20 и 21 импульсов соответственно. В качестве счетных импульсов используются импульсы с выхода 31 блока 4 управления, которые также используются для коммутации адресов записи и считывания с помощью мультиплексора 19. Счетчик 20 адреса записи сбрасывается в нулевое исходное состояние импульсами синхронизации со входной шины 15, поступающими на R- вход счетчика. Поэтому запись первого слова с информационной посылкой со входной

0 шины 2 в ОЗУ 5 осуществляется всегда в ячейку с нулевым адресом. Одновременно импульсы синхронизации с входной шины 15 подаются на V-вход ввода информации счетчика 21, в который записывается код

5 задержки слов с а-разрядной входной шины 26. На информационных Q-выходах счетчиков 20 и 21 формируются периодические m-разрядные коды адресов записи и считывания, которые коммутируются с помощью

0 мультиплексора 19 и поступают (группа выходов 8 блока 4 управления) на адресные входы А ОЗУ 5. В результате через определенное число периодов после поступления входной последовательности, равное коду

5 на входной шине 26, в счетчике 21 установится нулевой код и из ОЗУ 5 в буферный регистр 3 будет считано первое за период поступления синхроимпульса на входной шине 15 информационное слово с инфор0 мационной входной последовательностью на входной шине 2. Таким образом, описанная ранее цепь задержки с ОЗУ 5 обеспечивает задержку с дискретом в длительность слова, т.е. величиной п.Т. Для

5 получения задержки входной информации в реальном масштабе времени, т.е. с дискретом, равным периоду квантования на входной шине 2, требуется развертка каждого слова, считываемого в регистр 3 сдвига, ко0 торая осуществляется с помощью регистра 7 сдвига. Этот регистр имеет число разрядов, равное 2.п. Информация в первые п разрядов регистра 7 с буферного регистра 3 переписывается параллельно с помощью

5 импульсов с выхода 32 блока 4 управления (фиг. 2, е) и импульсов с выхода 30 блока 4 управления в моменты времени, соответствующие фронту импульсов квантования на входе, продвигается в последующие п раз0 рядов, подключенных к п информационным Х-входам мультиплексора 8, на управляющие V-входы которого подается входной, в данном случае 3-разрядный, код задержки битов со входной шины 14, что обеспечивает

5 возможность подключения на D-вход D- триггера 9 любого из п старших разрядов регистра 7. С помощью D-триггера 9, информационный выход которого является первым выходом 12 устройства, осуществляется дополнительный сдвиг задержанного сигнала на один такт Т, чтобы его задержка была равна задержке сигнала на выходной шине 13. С выхода мультиплексора 8 задержанный сигнал параллельно поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, на другой вход которого подаются импульсы шума, сформированные с помощью вновь введенных элементов. Эти импульсы шума формируются по длительности с помощью второго преобразователя 24 код-временной интервал, работающего однако только во время формирования одиночного импульса, т.е. во время работы первого преобразователя 35 код-временной интервал, который является формирователем одиночных импульсов с внешним запуском. Длительность импульсов, формируемых преобразователем 23, управляется в-разрядным кодом длительности входной посылки на выходной шине 27, цена младшего разряда которого равна Т, так как в качестве счетных импульсов используются выходные импульсы генератора 16. Запускающий или стартовый импульс преобразователя 23 формируется на выходе мультиплексора 37 следующим образом.

На информационные Х-входы мультиплексора 37 подаются все п импульсов номера битов, на управляющий V-вход - код битов задержки со входной шины 14, который обеспечивает выбор одного из п импульсов битов, а на S-вход стробирования - импульс, формируемый D-тригтером 22, с помощью которого осуществляется выбор первого задержанного слова с входной посылкой.

Так как первое информационное слово, соответствующее началу входной посылки на входной шине 2, хранится в ОЗУ 5 по нулевому адресу, то это первое слово появится на выходе после выработки на выходе счетчика 21 текущего адреса считывания сигнала заема переноса, когда в счетчике 21 устанавливается нулевой код. Сигнал заема переноса отрицательной полярности вырабатывается по началу 4-го импульса и заканчивается по фронту 8-го (фиг. 2, б), т.е. непосредственно перед началом нужного слова. Положительным перепадом этого импульса переключается D-триггер 22 и включается мультиплексор 37.. В следующем слове в соответствии с кодом задержки битов на входной шине 14 на выход мультиплексора 37 проходит один из выходных импульсов распределителя 17 импульсов, который возвращает по R-входу сброса D- тирггер 22 в исходное состояние, выключающее мультиплексор 37, и запускает преобразователь 23, вырабатывающий импульс, длительность которого равна 2 в.Т,

где в - код на входной шине 27, который определяет длительность информационной посылки (последовательности) на входной шине 2. Сигнал с выхода преобразователя

23 во время формирования импульса преобразования разрешает работу управляемого преобразователя 24 и делителя 25 частоты с управляемым коэффициентом деления. Выходные импульсы преобразователя

24 подаются на счетный вход делителя 25 частоты следования импульсов. В этом случае код скважности импульсов шума со входной шины должен подаваться на информационные входы делителя 25 частоты,

а на У1-вход разрешения счета - выходной сигнал преобразователя 23, при этом выходной импульс делителя 25 частоты должен быть подан на У2-вход ввода информации. В результате выходные импульсы делителя 25 частоты оказываются равными по длительности и привязанными по фазе к элементам последовательности, поступающим на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, на другой вход которого

подаются выходные импульсы делителя 25 частоты. Элемент 11 является управляемым инвертором, пропускающим сигнал без изменения при низком уровне на втором входе и инвертирующим сигнал - при высоком

уровне. Поэтому, устанавливая тот или иной код на входной шине 29. можно изменять значения вполне определенных элементов входной последовательности на выходной шине 13, на которой сигнал с выхода элемента 11 подается через D-триггер 10, Служащий для выравнивания формы сигнала на выходной шине 13.

Техническим преимуществом предложенной программируемой линии задержки

является более широкая область применения за счет обеспечения, в отличие от известных устройств задержки, оперативного изменения значений определенных элементов задерживаемого информационного сигнала на выходной шине 13, что необходимо для проверки многоканальных устройств обмена дискретной информацией в реальном масштабе времени и в условиях, имитирующих воздействие шумов с различным

уровнем в каналах обмена информацией.

Ф о р м у л а и з о б р ете н и и

Программируемая линия задержки, со- держащая входные и выходные шины, оперативно-запоминающий блок, буферный регистр и блок управления, включающий соединенные последовательно генератор тактовых импульсов, распределитель импульсов и формирователь управляющих

импульсов, первый выход которого является первым выходом блока управления, соединенным с первым входом регистра, и счетчик текущего адреса записи, отличающаяся тем, что, с целью расширения области применения за счет обеспечения изменения уровней напряжения программируемых элементов задерживаемого двоичного кодированного сигнала, введены второй буферный регистр, два регистра сдвига, мультиплексор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два D-триггера, при этом вход последовательного ввода информации первого регистра сдвига соединен с первой входной шиной, а группа из п выходов первого регистра сдвига через второй буферный регистр, оперативного запоминающий блок, первый буферный регистр, второй регистр сдвига подключена к группе из п входов мультиплексора, вторая группа из б входов которого соединена со второй входной б-разрядной шиной, и выход подключен к D-входу первого D-триггера, выход которого соединен с первой выходной шиной и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к D-входу второго D-триггера, подсоединенного выходом ко второй выходной шине, при этом входы синхронизации регистров сдвига и D-триггеров соединены со вторым выходом блока управления, остальные шесть выходов которого, с третьего по восьмой соответственно, соединены со входом второго буферного регистра, первым и вторым входами и группой и m входов оперативно-запоминающего блока, причем в блок управления введены счетчик текущего адреса считывания, два мультиплексора, D-триг- гер, два преобразователя код-временной интервал и делитель частоты, причем выход генератора тактовых импульсов, выходы со второго по пятый формирователя управляющих импульсов, группа из m выходов первого мультиплексора и выход делителя частоты являются выходами со второго по

восьмой соответственно блока управления, причем второй вход распределителя импульсов соединен с третьей входной шиной синхронизации и первыми входами счетчиков текущих адресов записи и считывания, группа из п выходов распределителя импульсов соединена с группой из п входов второго мультиплексора, вторая группа из б входов которого соединена с второй входной б-разрядной шиной, а его вход строби- рования соединен с D-входом D-триггера, второй вход которого соединен с выходом второго мультиплексора и первым входом первого преобразователя код-временной

интервал, а С-вход соединен с выходом счетчика текущего адреса считывания, группа из а входов которого соединена с а-раз- рядной четвертой входной шиной, счетные входы счетчиков текущих адресов записи и

считывания соединены с третьим выходом блока управления и управляющим входом первого мультиплексора, первая и вторая группы из m входов которого соединены с группами из m выходов счетчиков текущих

адресов записи и считывания соответственно, а группа из m выходов является седьмым выходом блока управления, второй вход первого и первый вход второго преобразователей код-временной интервал соединены со вторым выходом блока управления, а группа из в входов первого и группа из д входов второго преобразователей код-временной интервал соединены с в-разрядной пятой и д-разрядной шестой входными шинами соответственно, при этом выход первого преобразователя код-временной интервал соединен непосредственно с первым входом делителя частоты, группа из г входов которого подсоединена к г-разрядной седьмой входной шине, а второй вход делителя частоты соединен с выходом второго преобразователя код-временной интервал, второй вход которого соединен с первым входом делителя частоты.

Vw.f

Фиг. 2

Изобретение относится к радиотехнике и может быть использовано для имитации сигналов многоканальных систем обмена дискретной информацией. Цель - расширение области применения за счет обеспечения изменения уровней напряжения программируемых элементов задерживаемого сигнала двоичного кодирования. Цель в программируемой линии задержки достигается тем, что параллельно с задерживаемым сигналом формируют дополнительные импульсы шума с длительностью, равной Изобретение относится к импульсной технике и предназначено для построения устройств имитации сигналов многоканальных систем обмена дискретной информацией. Целью изобретения является расширение области применения за счет обеспечения изменения уровней напряжений программируемых элементов двоичного кодирования сигнала. длительности отдельных элементов задерживаемого сигнала, и фазой, определяемой входным кодом задержки битов и нулевым текущим адресом считывания слов, делят импульсы шума по частоте следования с управляемым коэффициентом, задаваемым входным кодом скважности импульсов шума, после чего суммируют импульсы шума по модулю 2 с задержанным сигналом, для чего введены два регистратора сдвига, мультиплексор, два D-триггера, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и в блок 4 управления мультиплексор, D-триггер, два преобразователя код-временной интервал и делитель частоты следования импульсов. Кроме того, программируемая линия задержки содержит входные и выходные шины, оперативно-запоминающий блок, два буферных регистра, а блок управления содержит генератор тактовых им.пульсов, распределитель импульсов, формирователь управляющих импульсов, мультиплексор, счетчик текущих адресов записи, счетчик текущих адресов считывания. 2 ил. СО с На фиг. 1 представлена блок-схема программируемой линии задержки; на фиг. 2 - временные диаграммы, поясняющие ее работу. Программируемая линия задержки содержит первый регистр 1 сдвига, первую входную шину 2, первый буферный регистр 3, блок 4 управления, оперативно-запоминающий блок 5 (ОЗУ), второй буферный регистр 6, регистр 7 сдвига, мультиплексор 8, VJ ю со Os сл Os