Устройство для контроля блоков памяти Советский патент 1982 года по МПК G11C29/00 

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

Изобретение относится к вычислительной технике и может быть применено в стендах проверки блоков постоянных запоминающих устройств. Известны устройства контроля блоков постоянной памяти, содержащие контролируемый блок памяти, блок управления и блок индикации 1 и 2. Недостатком этих устройств является малая надежность. Наиболее близким по технической сущнос ти к данному изобретению является устройство, содержащее блок формирования испытательных сигналов, дополнительный анализатор электрических параметров, блок формир вания сигналов индикащш и блок опорных напряжений 3. Однако известное устройство не предусма ривает точного и оперативного определения оптимальных соотнощений параметров контролируемого блока памяти, что снижает надежность устройства контроля. Целью изобретения является повышение надежности устройства для контроля блоков памяти. Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее линейные усилители, первые входы которых соединены с соответствующими входными щинами, блок полупостоянной памяти, блок управления, первый выход которого соединен с первой выходной щююй, второй - с второй выходной щиной и с первым входим блока полупостоянной памяти, блок индикации, первый вход .которого соединен с выходом блока полупостоянной памяти, а второй - с третьим выходом блока управления, и третью выходную пшну, введены четыре элемента ИЛИ, два элемента И, дискриминаторы, группа счетчиков, Чриггер, блок задержки и счетчик циклического обращения, причем выходы линейных усилителей подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к входам дискриминаторов, выходы которых подключены к входам соответствую ших счетчиков группы, выходы которых подключены к входу блока управления, выхоДы первого и последнего дискриминаторов подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к второму входу блока полупостоян ной памяти, четвертый выход блока управления подключен к первым входам третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ - к первому входу триггеру выход четвертого элемента ИЛИ - к первому входу счетчика циклического обращения, пятый и шестой выходы блока управления к соответствующим входам первого элемента И, выход которого подключен к входу блока задержки, второму входу триггера И второму входу счетчика Щ1клическога обращения, один выход которого подключен к второму входу третьего элемент, ИЛИ, а дрзтие выходы - к вторым входам соответствующих линейных усилителей, выход блока задержки подключен к первому входу второго элемента И, выход триггера - к второму входу второго элемента И, выход которого подключен к третьей выходной шине и второму входу второго элемента И, выход которого подключен к третьей выходной шине и второму входу четвертого элемента ИЛИ. На чертеже представлена структурная схема устройства для контроля блоков памяти. Устройство содержит контролируемый блок памяти 1, группу линейных усилителей 2, первый элемент ИЛИ 3, группу дискриминаторов °4, группу счетчиков 5, второй элемент ИЛИ 6, блок полупостоянной памяти 7, бло управления 8, первый элемент И 9, третий 10и четвертый 11 элементы ИЛИ, триггер 12, счетчик циклического обращения 13, блок 14 задержки, второй элемент И 15 и блок индикащти 16. Устройство работает следующим образом. По сигналу Пуск блока управления, включающего в свой состав задающий генератор прямоугольных импульсов, элемент И, ИЛИ. НЕ блока задержки, формирователи и счетчики импульсов управления и триггеры задания режимов (на чертеже не показаны) , запускающий импульс через первый элемент И поступает на входы счетчика 13, триггера 12 и блока 14. Триггер 12 разрещает прохождение задержки запускающего и пульса на блок 1. Считанные с блока I сигналы поступают на-группу усилителей 2, количество которых соответствует разрядности. Особенностью этой группы является одинаковый коэффициент усиления, который устанавливается для всех усилителей 2. Счетчик 13 вырабаТьгаает последовательность сигналов, обеспечивающую поочередное срабатывание усилителей 2 в соответствии с запускающими Сигналами блока 8. Усиленные таким образом считанные сигналы поступают на группу дискриминаторов 4, первый и последний из которых отрегулированы таким образом, что соответствуют экстремельным значениям считанных сигналов, допустимым для 1. Другие дискриминаторы 4 нэ строены на различные значения cчитa шыx сигналов с определенным шагом дискретности. При появлении считанных сигналов, соответствующих экстремальным значениям в блоке 7, с элемента 6 поступает разрешение на запись, и записывается адрес числа с критичными значениями выходного сигнала. Выходные сигналы с группы дискриминаторов 4 поступают на группу счетчиков 5, где фиксируются и поступают на бдок 8. В бло ке 8 определяется счетчик с наибольпгим количеством зафиксированных сигналов, что дает возможность определить такое напряжение смещения схем воспроизведения блока 1, которое соответствует большинству адресов блока. Обращение к каждому адресу происходит столько раз, сколько разрядов имеет считанное число. После анализа одного адреса с первого выхода блока управления сигнал Установка О поступает на элемент 10, выходной сигнал которого подготавливает к работе триггер 12 иэлемент II, сигнал с которого устанавливает ноль счетчика 13. Блок 8 вырабатывает тактовый импульс, который через элемент 3 nocTjoiaeT на блок Г4, а через него на элемент 15, на первый вход которого поступает разрешающий сигнал с триггера 12. Таким образом, на блок 1 с элемента 15 поступает импульс Запуск и происходит циклическое обращение к следующему адресу. После проверки всех разрядок одного числа триггер 12 устанавливается через элемент 10 в ноль, на элемент 15 подается разрешающий сигнал для пропуска следующего адреса. Напряжение смещения, таким образом, определяется более надежно. Блок управления изменяет режим работы контролируемого блока памяти, и проводится операция анализа тока опроса. Проделав такую операцию несколько раз и получив максимальную разницу между количеством адресов, занесенных в блок полупостоянной памяти, и адресов, для которых выбирается определенное значение напряжения смещения, контроль блока памяти заканчивается. Предлагаемое изобретение позволяет производить аппаратный анализ всех адресов контролируемого блока памяти, выявлять наихудшие, которые фиксируются для последующего детального анализа, что существенно повышает надежность устройства для контроля блоков памяти.

Формула изобретения

Устройство для контроля блоков памяти, содержащее линейные усилители, первые входы которых соединены с соответствующими входными щинами, блок полупостоянной памяти, блок управления, первый выход которого соединен с первой выходной щиной, второй - с второй выходной щиной и с первым входом блока цолупостоянной памяти, блок индикащ1и, первый вход которого соединен с выходом блока полупостоянной памяти, а второй - с третьим выходом блока управления, и третью выходную пшну, о т л ичающе ес.я тем, что, с целью повыщения надежности устройства, в него введены четыре злемента ИЛИ, два элемента И, дискриминаторы, группа счетчиков, триггер, блок задержки и счетчик циклического обращения, причем выходы линейцых усилителей подключены к соответствующим входам первого злемента ИЛИ, выход которого подключен к входам дискриминаторов, выходы которых подключены к входам соответствующих счетчиков группы, выходы которых подключены к входу блока управления, выходы перъого к последнего дискриминаторов

подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к второму входу блока полупостояниой памяти, четвертый выход блока управления подключен к первым входам третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ - к первому входу триггера, выход четвертого злемента ИЛИ - к первому входу счетчика циклического обращения, пятый и щестой выходь блока управления - к соответствующим входам первого злемента И, выход которого подключен к входу блока задержки, второму входу триггера и второму входу счетчика цикли- «i

ческого обращения, один выход которого подключен к второму входу третьего элемента ИЛИ, а другие выходы - к вторым входам соответствующих линейных усилителей, вьосЬд блока задержки подключен к

первому входу второго злемента И, выход триггера - к второму входу второго элемента И, выход которого подключен к третьей выходной щине и второму входу четвертого злемента ИЩ1.

Источники информации,

принятые во внимание при зксперЛзе 1. Авторское свидетельство СССР № 668008, кл. G 11 С 29/00, 1979.

..JL.

1

/V/V

/ /v /V

/

n:

7vA

/w

yv

ь

r

M

K