Преобразователь интервалов времени в цифровой код Советский патент 1982 года по МПК G04F10/04 H03K13/20 

Изобретение относится ктехнике измерения временных интервалов, в частности к измерителям временных интервалов, задаваемых импульсными сигналами, и может быть использовано для преобразования временных интерва лов в цифровой код. Известен преобразователь интервалов времени в цифровой код, который содержит триггер управления, первый выход которого подключен к первым входам второго и -третьего вентилей а второй выход указанного триггера подсоединен к первому входу первого вентиля, второй вход которого объединен с вторым входом третьего венти ля и подключен к входу счетных импульсов с периодом TO, а выход перво го вентиля подключен к входу линии задержки на время 0,5 Тд, выход указанной линии задержки подсоединен и второму входу второго вентиля, выход которого соединен с входом установки триггера индикации точности, выход третьего вентиля подсоединен к счетному входу первого триггера счетчика til. Недостатком известного устройства является низкая точность. Наиболее близким к предлагаемому по технической сущности является преобразователь, содержащий генератор квантующей последовательности импульсов, выход которого соединен с первым входом вентиля, второй вход которого подключен к первому выходу триггера, а выход вентиля соединен с входом первой секции линии задержки, состоящ из п последовательно соединенных секций, и входом счетчика, второй выход триггера подсоединен к первым входам п схем -совпадения, вторые ВХОД91 которых подсоединены к выходам соответствующих секций линии задержки, выходы схем совпадения соединены с входами блока дбшифрироваИИЯ и ИНДИКсЩИИ (2. Известный преобразователь имеет низкую точность преобразования при работе в широком диапазоне темпера тур, обусловленную изменениями параметров линии задержки. Кроме того, известный преобразователь не обеспечивает преобразование начального участка временного интервала, обусловленного несинхрюнностью поступления стар;Тового импульса по отношению к импульсам генератора квантующей последовательности импульсов. Цель изобретения - повышение точности преобразования за счет преобразования начального участка интервала времени. Поставленная цель достигается тем |что в преобразователь интервалов вре мени в цифровой код, содержащий триг гер, входы которого соединены с шина ми старт- и стоп-импульсов, генерйто импульсов, выход которого соединен с первым входом вентиля, выход которого подключен к входу счетчика, п элементов задержки, п элементов И-НЕ выход i-ro элемента соединен с nej)вым входом (1+1)-го элемеь та И-НЕ, блок дешифрирования и индикации, дополнительно введены два блока выделе ния, п элементов задержки, п элементов И-НЕ, инвертор и Ь-триггер, причем выход генератора импульсов через инвертор подключен к С входу D-триггера, первый выход которого еоединен с вторим входом вентиля и первым входом первого блока выделения, второй вход которого соединен с первым выходом триггера, второй выход которого подключен к D входу D-триггера и первому входу второго блока выделе ния, второй вход которого подключен к второму выходу D-триггера, а выход соединен с объединенными первыми входами дополнительных элементов И-Н выход 1-го дополнительного элемента И-НЕ через i-й дополнительный элемен задержки подключен к 1-му входу первой группы входов блока дешифрирования и индикации и второму входу (1+1)-го дополнительного элемента И-ПЕ, выход первого блока выделения, соединен с объединенными, вторыми вхо дами всех элементов И-ПЕ, выход i-ro элемента И-НЕ через i-й элемент задержки подключен к i-му входу второй группы входов блока дешифрирования и и дикации . Кроме того, элементы задержки выполнены в виде RS-триггероз, S входы которых являются входами элементов задержки, R входы объединены, а выходы являются выходами элементов задержки . На фиг.1 приведена блок-схема пре образователя интервалов времени в цифровой код; на фиг.2 - диаграмма работы преобразователя; на фиг.З примерВыполнения блока выделения и элементов задержки; на фиг.4 - диаграмма процесса преобразования начального участка интервала времени. Преобразователь содержит триггер 1, инвертор 2, D-триггер 3, генератор 4 импульсов, вентиль 5, счетчик 6, блоки 7 и 8 выделения, элементы И-НЕ 9-1-9-п, элементы lO-1-lO-n Зсщержки, дополнительные элементы И-НЕ 11-1-11-п, дополнительные элементы 12-1г12-п задержки, блок 13 дешифрирования и индикации. На фиг. 2 приняты обозначения: а -, импульсы на выходе генератора 4 импульсов; б - импульсы на выходе инвертора 2; в - сигнал на втором выходе триггера 1; г - сигнал на первом выходе триггера 1; д - сигнал на первом выходе D-триггера 3; е сигнал на втором выходе D-триггера 3; ж - импульс на выходе блока 7 выделения; 3 - Д€мпульсы на выходе блока 8 выделения; и - импульсы на выходе вентиля 5; tx - длительность преобразуемого интервала времени; il - начальный участок преобразуемого интервала времени; - конечный участок преобразуемого интервала времени; CQ - период следования импульсов на выходе генератора 4. На фиг.З приведен пример конкретного выполнения блока 7 выделения и элементов lO-1-MO-n задержки, где блок 7 выделения выполнен на элементе ИЛИ-НЕ 14, 9-1-9-п - это элементы И-НЕ, а элементы задержки 10-1-10-п представляют собой RS-триггеры, выполненные на элементах И-НЕ 15-1-15-2П. На фиг.4 обозначены: К - сигнал на выходе блока 7 выделения; Л сигнал на выходе элемента 10-1 задержки; М - сигнал на выходе элемента .И-НЕ 9-2; Н - сигнал на выходе элемента 10-2 задержки; О - на вы.ходе последнего из сработавших элементов И-НЕ 9-1, 9-2...9-п; Тр - минимальная длительность на выходе элемента И-НЕ, при которой происходит срабатывание RS-триггера, представляющего собой элемент задержки. Ближайший синхронизирующий перепад, поступающий на вход синхронизации D-триггера (фиг.2 б), после появления фронта импульса (фиг.2 в) переводит D-триггер в единичное состояние, а ближайший синхронизирующий перепад, поступивший после спада импульса (фиг.2 в), переводит D-триггер в состояние логического нуля. На фиг.2 такими перепадами являются перепады от уровня логического нуля (низкий уровень) к состоянию логической единицы (высокий уровень). В момент переключения D-триггера 3 в состояние логической единицы (фиг.2 д)на втором входе вентиля 5 присутствует уровень логического нуля (фиг.2 а), запрещающий изменение его выходного напряжения (фиг«2 и). Этим достигается подача на вход счетчика 6 при включении только целых импульсов (фиг.2 и). Аналогично происходит закрытие вентиля 5 на спаде сигнала (фиг.2 д ). Нри этом на входе счетчика б так же формиру;отся только целые иг ульсы (фиг.2 и) . Таким образом обеспечивается работа счетчика 6 в устойчивом режиме без сбоев. Из диаграмм на фиг.2 можно записать следующее соотношение для вели чины преобразуемого интервала t (фиг.2 в) ,-. .tro ,, (1) где N - число целых периодов, уместившихся в пределах сигнала (фиг.2 на втором входе вентиля и зафиксиро ванных счетчикбм 6 в виде числа импульсов (фиг.2 и). Из выражения (1) получается посл перестановки выражение для t .C(j+4c;- 4- Из выражения (2) виден алгоритм лреобразования t. Первое слагаемое NCp получается в счетчике 6. Второе третье слагаемые и получаются с помощью соответственно блока 7 выделения, элементов И-НЕ 9-1-9-п, элементов lO-1-lO-n задерж ни и блока 8 выделения, элементов И-НЕ 11-1-11-п, элементов 12-1-12-п задержки. операция вычитания из дГ значе ния осуществляется в блоке 13 двиифрирования и индикации. Блок 13 дешифрирования и индикации может быт реализован, например, в виде вычисли теля на базе микропроцессора. Преобразование й и uCij проис ходит идентично друг другу, поэтому рассмотрим только процесс преобразо вания величины (фиг.2 ж). Нсщ сигна лами (фиг.2 гид) производится логическая операция ИЛИ-НЕ для прямой логики, или, что одно и тоже, логическая операция И-НЕ для негативной логики. . Пример устройства, реализующего указанную логическую операцию для прямой логики в виде стандартного логического элемента, приведен на фиг.З. , Импульс длительностью дС (фиг. 2 ж) поступает на объединенные входы элементов И-НЕ 9-1-9-п и, проход через эти элементы,устанавливает предварительно сброшенные в нулевое состояние, соответствующие RS-триггеры, выполняющие функцию элементов 10-1-10-п задержки в единичное состояние. Из фиг.4 видно, что по мере прохождения элементов И-НЕ 9-1-9-п, и элементов lO-l-10-п длительность сигнала на выходах элементов И-НЕ с большими номерс1ми постепенно умень шается, по сравнению с исходным значением дТ (фиг.4 к-о). При некотором значении. Чр длительности (фиг.4о На выходе одного из элементов 9-19-п происходит срабатывание последнего из RS-триггеров, элементов lO-1-lO-n задержки. На этом процесс преобразования заканчивается, число |УстановАенных в единичное состояние триггеров отображает величину Af с дискретностью, определяемой суммой задержек в двух последовательно соединенных однотипных логических элементах. Погрешность:, преобразования состоит из погрешности блоков 7 и 8 выделения погрешности преобразования с помощью элементов И-НЕ и элементов задержки. Составляющая за счет второго и третьего слагаемых в выражении (2) первом приближении можно считать, что формируемые на первом и втором выходах триггера 1 сигналы имеют одинаковую длительность tf, а фронты импульсов (фиг.2 в, г) совпадают. Тогда с учетом задержек сигнала в О-триггере 3 и блоках 7 и 8 выделеНИЯ значение абсолютной погрешности ,может быть записано в виде W ). С4) гдеAd. - абсолютная погрешность приращения; Ср - - задержка D-триггера 3 при переходе из состояния логического нуля к состоянию логической единицы; задержки блока 7 выделения при переходе выходного уровня соответственно от состояния логической единищл к состоянию логического нуля и наоборот; задержки блока 8 вы-, деления при переходе выходного уровня соответственно от состоя- ния логической единицы к состоянию логического нуля и наоборот. Из выражения (4) видно, что абсолютная погрешность приращения за счет блока выделения близка к нулю при условии равенства одноименных задержек блоков 7 и 8 выделения. Последнее условие выполняется, например, ри использовании в качестве элеменов блоков 7 и 8 выделения логичесих элементов из состава одной интегральной микросхеил.,, Так как дискретность используекых лементов задержки в предлагаемом реобразователе определяется послеовательным соединением двух однотип-ых логических, элементов, происходит заимная компенсация температурной естабильности каждого из логических лементов. Следовательно, внесение огрешности в преобразование при изенении температуры существенно ослаблено за счет взаимной компенсации изм€1Нений задер7кек элементов И-НЕ 9-1-9-п и элементов 15-1-15-2п, входящих в КБ-триггеры. Предлагаемый преобразователь реализуется полностью на интегральных микросхемах, что существенно повышает точность и надежность преобразова ния, как за счет устранения возможности сбоя счетчика, так и за счет повышенной надежности элементной ба. зы. Формула изобретения 1. Преобразователь интервалов вре мени в цифровой код, содержащий триг гер, входы которого соединены с шинами старт- и стоп-импульсов, генера тор импульсов, выход которого соедииен с первым входом вентиля,.выход которого подключен к входу счетчика, п элементов задержки, п элементов И-НЕ,выход i го элемента задержки соединен с первым входом (i+D-ro элемента И-НЕ, блок дешифрирСВания и индикации, отличающийся тем, что, с целью повышения точности преобразования за счет преобразования начального участка интервала вре мени, в него дополнительно введены два блока выделения, п элементов задержки, п элементов И-НЕ, инвертор и D-триггер, причем выход генератора импульсов через инвертор подключен к С входу D-триггера, первый выход которого соединен с вторым вхо-; дом вентиля и первым входом первого i блока выделения, второй вход которого соединен с первым выходом триггера, вторюй выход которого подключен к D входу D-триггера и первому входу второго блока выделения, второй вход которого подключен к вторюму выходу D-триггера, а выход соединен с объединенными первыми входами дополнительных элементов И-НВ, выход 1-го дополнительного элемента И-НЕ через 1-й дополнительный элемент задержки подключен к i-му входу первой группы входов блока дешифрирования и индикации и второму входу (i+l)-ro дополнительного элемента И-НЕ, выход, первого блока илделения соединен с объединенными вторыми входами всех элементов И-НЕ, выход i-ro элемента И-НЕ через i-й элемент задержки подключен к i-му входу второй группы входов блока дешифрирования и индикации. 2. Преобразователь по п.1, о т личающийся тем, что элементы задержки выполнены в виде RSтриггеров, S входы которых являются входами элементов задержки, R входы объединены, а выходы являются выходами элементов задержки. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР 613500, кл. Н 03 13/20, 1976. 2.Балашев В.П. Автоматизация радиоизмерений, 1966, с. 288, рис.5. i25 (прототип)

йг,

дл