Устройство для контроля цифровых интегральных схем Советский патент 1982 года по МПК G06F11/22 

Изобретение относится к вычислительной технике и может быть исполь зовано для контроля цифровых электр ных схем. Известны устройства для контроля схем цифровых вычислительных машин, содержащиеблок индикации, преобразователь-коммутатор , блок управления, блок эталонов, компаратор, ана лизатор полярности импульсов, регис фиксации импульсов, дешифратор выде ления 1ошибок, блок сравнения, блок ввода и регистрации . Недостаток этих устройств состоит в их сложности. близким к изобретению является устройство для автоматического контроля больших интегральных схем, содержащее компаратор и блок формирователей сигналов, соединенные с контролируемой схемой, блок анализа годности, соединенный входом с выходом компаратора, а выходом - с блоком индикации годности коммутатор, подключенный выходом ко входу блока адреса контакта контролируемой схемы, а входом - к выходу блока управления, блок задания программы, блок распределения тестовых команд, блок задания выходных результатов, соединенный с первыми входами блока сравнения, вторые входы которой подключены к:соответствующим выходам вычислителя и блока цифровой индикации . Недостатки этого устройства заключаются а его сложности и больших аппаратурных затратах. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается тем, что в устройство, содержащее генератор тактовых импульсов, группу формирователей вход(1х сигналов, выход которой является информационным выходом устройства, компаратор, первый вход которого является первым информационным входом устройства, а выход соединен через регистр ошибок с выходом индикации неисправностей устройства, коммутатор, первый управ ляющий вход которого соединен через регистр управления с управляющим вхо дом устройства, схему сравнения и ре гистр конечного адреса, вход которого является адресным входом устройства, введены буферный регистр, блок памяти, счетчик адреса, триггер режима и элемент И, причем входы элеме та И соединены соответственно с выходами генератора тактовых импульсов и схемы сравнения, входы которой под ключены соответственно к выходам регистра конечного адреса и счетчика адреса и к адресному входу блока паГруппы формирователей ВХОДНЫХ сигналов и вторым входом компаратора, а управляющим входом - с первым выходом триггера режима, вход которого является входом задания режима памяти устройства, а второй выход соединен со вторым управляющим входом коммутатора, выход которого подключен к информационному входу блока па мяти, а информационный вход - к выхо ду буферного регистра, информационный вход которого является вторым информационным входом устройства, а тактовый вход подключен к выход элемента И и тактовым входам коммутатора и счетчика адреса. На чертеже приведена структурная схема устройства. Схема содержит цифровую вычислительную машину (ЦВМ) 1, регистр 2 конечного адреса, схему сравнения, 3, элемент И 4, генератор 5 тактовых импульсов, счетчик 6 адреса, память 7 на сдвиговых регистрах с последовательной выборкой, триггер 8 режи ма (запись-считывание) , коммутатор 9, регистр 10 управления, группу формирователей 11 входных сигналов. буферный регистр 12 сдвига, контроли руемая схема 13, компаратор , регистр ошибок 15. Устройство работает следующим образом. В исходном состоянии все регистры и счетчик 6 установлены в О, элемент И k закрыт сигналом схемы сравнения 3. Из ЦВМ 1 в регистр 10 записывается признак последовательной за грузки и позиционный код номера сдви гового регистра памяти 7 В буфер7 ный регистр 12 параллельным кодом записывается часть тестовой последовательности для одного вывода контролируемой схемы 13, равная по длине формату машинного слова ЦВМ 1. Триггер 8 устанавливается в состояние, соответствующее режиму записи информации в память 7. Затем в регистр 2 из ЦВМ 1 записывается код конечного адреса памяти НК, где М - количество разрядов буферного регистра 12 (или формат машинного слова ЦВМ 1), ,2,3,...номер цикла зписи информации в буферный регистр 12. Схема сравнения 3 открывает элемент И Ц, через который тактовые импульсы от генератора 5 поступают на входы счетчика 6, буферного регистра 12 и через коммутатор 9 на вход памяти 7. Информация из буферного регистра 12 последовательным кодом переписывается в сдвиговый регистр памяти 7, выбранный при помощи регистра 10, прич.ем сдвиг содержимого остальных сдвиговых регистров памяти 7 блокируется. Счётчик 6 суммирует тактовые импульсы, поступающие одновременно на сдвигающие входы памяти 7 и буферного регистра 12. При достижении содержимым счетчика 6 значенияi кода конечного адреса, хранящегося в регистре 2, схема сравнения 3 закрывает элемент И 4, который блокирует поступление тактовых импульсов от генератора 5 в счетчик 6. На этом цикл записи информации заканчиваетсяЗатем в буферный регистр 12 записывается из ЦВМ 1 следующее машинное слово тестовой последовательности, а в регистр 2 - конечный адрес следующего цикла записи, и цикл повторяется до заполнения выбранного сдвигового регистра памяти 7, после чего счетчик 6 и регистр 2 приводятся в исходное состояние. В регистр 10 записывается из ЦВМ 1 позиционный код номера следующего сдвигового регистра памяти 7, и процесс повторяется до заполнения необходимого количества сдвиговых регистров памяти 7, определяемого количеством выводов контролируемой схемы 13.. Введенная в память тестовая последовательность из.памяти 7 подается

на вход компаратора 1Д и через формирователи 11 - на входы контролируемой схемы 13, с соответствующих выхрдов которой сигналы поступают на другие входы компаратора 1. Результат анализа в компараторе фиксируется в регистре 15 и выдается из него на вход ЦВМ 1.

Таким образом, устройство, обладая меньшим объемом оборудования обеспечивает проверку функционирования функциональных узлов, реализованных, в частности, на больших интегральных схемах.

Формула изобретения

Устройство для контроля цифровых интегральных схем, содержащее генератор тактовых импульсов, группу формирователей входных сигналов, выход которой является информационным выходом устройства, компаратор, первый вход которого являет.ся первым информационным входом устройства, а выход соединен через регистр ошибок с выходом индикации неисправностей устройстве, коммутатор, первый . :управляющий вход которого соединен через регистр управления с управляющим входом устройства, схему сравнения и регистр конечного адреса, вход которого является адресным входом устройства, отличающееся тем, что, с целью сокращения аппаратурных затрат, в него введены буферный регистр, блок памяти, счетчик адреса, триггер режима и элемент И, причем входы элемента И

соединены соответственно с выходами генератора тактовых импульсов и схемы сравнения, входы которой подключены соответственно к выходам регистра конечного адреса и счетчика адреса и к адресному входу блока памяти, выходом соединенного со входом группы формирователей входных сигналов и вторым входом компаратора, а управляющим входом - с первым

выходом триггера режима, вход которого является входом задания режима памяти устройства, а второй выход соединен со вторым управляющим входом коммутатора, выход которого подклю

чен к информационному входу блока памяти, а информационный вход - к выходу буферного регистра, информационный вход которого является вторым информационным входом устройства, а

тактовый вход подключен к выходу элемента И и тактовым входам коммутатора и счетчика адреса.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР по заявке № ZSOOtSS/lS-Zi,

кл. G 06 F , 1977.

2.Авторское свидетельство СССР № 508788, кл. G Об F 15Л6, 197

(прототип).

г

ft

13

f5

12

15

fif