Микропрограммное устройство управления Советский патент 1982 года по МПК G06F9/22 

(54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

1

Изобретение относится к вычислитель ной технике, а именно к устройствам для программного управления, и может быть использовано в качестве устройст-ва управления в специализированных вы- , числительных машинах и периферийных устройствах автоматизированных систем управления, например в устройствах ввода-вывода информации.

Известно устройство микропрограммно- JQ го управления, содержащее два блока па мяти микропрограмм, два.блока проверки условий, два элемента И, два триггера и два регистра адреса l

Данное устройство не допускает воэ- 5 можности параллельного вьшолнения микропрограмм в режиме ожидания основной или более приоршетной микропрограммы, а также управления несколькими операционными устройствами, работа которых 20 имеет различный приоритет.

Наиболее близким к предлагаемому по технической сущности и достигаемому эффекту является устройство, состоящее

из блока памяти микропрограмм, блока проверки условий, элемента И, регистров адреса и триггеров 2j .

Недостатком известнс(го устройства является то, что отношение абсолютного .приоритета установлено между основной и всеми дсполнкгельными микропрограммами, а сами дополнительные микропрограммы не связаны приоритетными отноШеНЕЕЯМИ..

Цель изобрет@в ия - расширение функциональных возможностей устройства за счет вьшолненвя приоритетных отнсшений между всеми выполняемыми микропрограммами

. Поставленная цель достигается, тем, что в микропрограммное устройство управления, содержащее каналы, а в каждом канале - блок памяти микрощюграмм, блок проверки условий, регистр адреса И триггер, причем в каждом канале выход регистра адреса соединен с адресным входом блока памяти микропрограмм, группа адресных выходов которого соединена с группой информационных входов блока проверки условий, группа выходов которого соед|шена с группой информапзгонных входов регистра адреса, пе)вый управгопоишй выход блока проверки условий соединен с нулевым входом триггера группа управгапоишх входов блока провер ки условий соединен с соответствующей группой информационных входов устройства, единичный вход триггера соединен со входом запроса устройства, группа информационных выходов блока памяти микропрограмм соединена с соответствую щей группой информационных выходов устройства, введены в каждом канале элемент ИЛИ, причем первый вход элеме та ИЛИ канала соединен со вторым управляющим выходом блока проверки условий, второй вход элемента ИЛИ каналов начиная со второго соединен с выходом элемента ИЛИ предыдущего канала, второй вход элемента ИЛИ первогю канала соединен со входом логического нуля устройства, выход элемента ИЛИ каждого 1 -го канала соединен с управляющим входом регистра адреса ( -« + 1)-го канала, единичный выход триггера каждого канала соединен с первым управляющим входом второй группы входов блока проверки условий своего канала, нулевой выход триггера каждого канала соединен с управляющими входами второй группы входов блоков проверки условий всех последующих каналов. Кроме того, блок проверки условий . содержит дешифратор, счетчик и коммутатор, причем группа входов счетчика . соединена с группой входов коммутатора и Группой информационных входов блока, группа выходов счетчика соединета с первой группой входов дешифратора, вторая группа входов, которого соединена с первой и второй группами управляющих входов блока, выход дешифратора соединен со входом коммутатора, группа выходов которого соединена с группой выходов блока, первый и второй выходы счетчика соединены соответственно с пер вым и вторым управляющими выходами блока. На фиг. 1 приведена структурная схема устройства; на фиг. 2 - структурная схема блока проверки условий. Устройство содержит каналы 1-3, регистр 4 адреса, блок 5 памяти микро- щхэграмм, блок 6 проверки условий, элемент ИЛИ 7, триггер 8, вход 9 запроса устройства, группу информационных входов 10. устройства, вход 11 логического нупя устройства и группу информационных выходов 12 устройства. Блок 6 проверки условий содержит счетчик 13, д«шифратор 14, коммутатор 15, Блоки 5 памяти предназначены для хранения микропрограмм работы операционных устройств, причем в каждом блоке может храниться микропрограмма работы своего устройства или в нескольких блоках могут храниться различные микропрограммы работы одного устройства. Блок 6 проверки условий, включающий дещифратор микрокоманд и счетчик адреса, предназначен для формирования адреса следующей микрокоманды в зависимос|ти от осведомительных сигналов логических условий, поступающих на его управляющие входы 10. Триггеры 8 предназначены для запоминания запросов на вы- : полнение микропрограмм. Регистры 4 предназначены для хранения адреса очередной микрркоманды. При поступлении запроса на выполнение микропрограммы какого-либо канала этот запрос запоминается соответствую-. щим триггером 8. Единичное состояние триггера свидетельствует о том, что получен запрос на выполнение данной микропрограммы, но выполнение этой микропрограммы не закончено. Адрес очередной микрокоманды формируется блоком 6 проверки условий в зависимости от осведомительных сигналов логических условий, поступающих на его входы. Запись адреса очередной микрокоманды в регистр 4 адреса производится по его информационным входам с адресных вь1ходов блока 6 проверки условий. С выхода регистра 4 адрес очередной микрокоманды передается на вход блока 5 памяти микропрограмм. В случае отсутствия запросов на выполнение микропрограмм управления операционными устройствами микропрограммами всех каналов проводится циклическая проверка своих запросов. При поступлении запроса на выполнение микропрограммы какого-либо канала, например третьего, сигнал с единичного выхода триггера 8 этого канала поступает на управляющий вход соответствующего блока 6 проверки условий, при этом формируется микрокоманда условного перехода к анализу отсутствия запросов более высокого приоритета. Поскольку запросов на выполнение более приоритетных микропрограмм не поступает, то с единичных выходов триггеров 8 первого 1 и второго 2 каналов на управляющие входы блока проверки условий б третьего 3 канала поступают сигналы об отсутствии запросов более ъысокого при оритета. Порядок, в котором производится анализ запросов более высоких приоритетов, не имеет значения, так как при наличии хотя бы одного любого из этих запросов формируется микрокоманда условного перехода к началу анализа всех запросов более высокого приоритета. Рассмотрим работу устройства в случае прерывания вьшолняемой микропро- гpaммь например, третьего канала, более приоритетной микропрограммой, например, первого канала. В режиме ожидаиия запроса микропрограмма циклически опрашивает условие наличия запроса. Запрос на выполнение микропрограммы первого канала 1 запоминается триггером 8 первого канала. Поскольку услови наличия своего запроса для первого канала выполнилось, а запросов более высокого приоритета для первого канала не существует, то микропрограмма вы,дает микрокоманду на прерывание микро программы меньшего приоритета. При этом сигнал прерывания с первого управ ляющего выхода блока 6 проверки уелоВИЙ первого канала 1 через элементы или 7 первого 1 и второго 2 каналов, поступает на вхоаы установки нуля регистров 4 адреса второго . и третьего каналов, осуществляется безусловный переход менее приоритетных микропрограмм, т.е. второго и третьего каналов, к нулевому адресу, который должен соответствовать микрокоманде анализа запроса своего приоритета. При этом микропрограмма второго канала продолжает циклически анализировать условие наличия своего запроса. Для микропрограммы третьего канала условие наличия своего запроса вьшолняется, так как запрос был запомнен триггером 8 третьего канала и триг гер не был установлен в нулевое положе ние последней микропрограммой, посколь ку микропрограмма бьша прерва1ю. Микропрограмма третьего канала переходит к анализу отсутствия запросов большего приоритета. Так как на управляющий вхо блока проверки условий 6 третьего канапа 3 с нулевого выхода триггера 8 первого канала 1 не поступает сигнала об отсутствии запроса, поскольку триггер находится в единичном состоянии, то мшфопрограмма третьего канала юпсли- чески проводит анализ запросов более высокого приоритета, т.е. первого и вто рого каналов. По окончании выполнения микропрограммы первого канала последней ее микрокомандой триггер 8 первого канала 1 устанавливается в нулевое состо5ние. При этом микропрограмма первого канала переходит к циклическому анализу своего 3aiipoca, а с нулевого плеча триггера 8 первого канала 1 на управляющий вход блока 6 проверки условий третьего канала 3 передается сигнал об отсутствии запроса первого приоритета, рследствие чего в третьем канале 3 фррмиру ется микрокоманда условного перехода к продолжению микропрограммы. Информация для внвиних устройств, с которыми работает микропрограммное устройство управления, передается на группу выходов 12. Применение изобретения позволяет расширить функциональные возможности устройства за счет выполнения приоритетных отношений между микропрограммами. Формула изобретения 1. Микропрограммное устройство управления, содержащее каналы, а в каж- . дом канале - блок памяти микропрограмм, блок проверки условий, регистр адреса и триггер, причем в каждом канале выход регистра адреса соединен с адресным входом блока памяти микропрограмм, группа адресных выходов которого соединена с группой информационных входов блока проверки условий, группа выходов которого соединена с группой информационных входов регистра адреса, первый управляющий выход блока проверки усло-вий соединен с нулевым входом триггера, первая группа управляющих входов блока проверки условий соединена с соответствующей группой информационных входов устройства, единичный вход триггера соединен со входом запроса устройства, группа информационных выходов блока памяти микропрограмм соединена с соответствующей группой информационных выт ходов устройства, отличающеес я тем, что, с целью расширения функциональных возможностей за счет вьшол нения приоритетных отношений мезвду всеми выпcпняeмьDvШ микропрограммами, оно содержигг в каждом канале элемент ИЛИ, причем первый вход элемента ИЛИ канала соединен со вторым управляющим выходом блока проверки условий, второй вход элемента ИЛИ каналов начиная со второго соединен с въгходом элемента или предаздущего канала, второй вход эяеметга ИЛИ первого канала соединен со Бходсм логического нуля устройства, выход элемента ИЛИ каждого ( -го канала соедшхен с управляющим входом регистра адреса ( V + 1)-го канала, единичный выход триггера каждого канала соединен с переьм утгр&впяюшхол входом второй грушпы входов блока проверки условий своего канала, нулевой выход триггфа каждого канала соединен с упрагиляюшими входами второй грутшы входов блоков проверки условий всех последующих каналов. 2. Устройство поп. 1, отлича. ю ш е е с я тем, что, блок проверки ус ловий содержит дешифратор, счетчик и коммутатор, причем группа входов счетчика соединена с группой входов комму955 татора и группой инфорпационных входов , бпока, группа выходов счетчика соединена с первой группой входов деши|)атора, вторая грушю входов которого соединена с первой и второй группами управляющих ккодов блока, выход дешифратора соедииен со входом коммутатора, группа выходов которого соединена с группой выходов блока, первый и второй выходы счетчика соединены соответственно с {первым и вторым управл{пацшми выхода|ми блока. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 437072, кл. Q 06 F 9/22, 1972. 2. Авторское свидетельство СССР № 643874, кл. Q Об F 9/22, 1976 (прсуготип). .

0/пЛюма5

. М W

JLJLJ

/3

г v t

-

-

От MOM,

HS/ioHy8

Ибдону

1

лу 1 г

15

HSeqty

Фиг.2