Устройство для управления каналами Советский патент 1981 года по МПК G06F3/04 

(54) УСТРОЙСТВО ДЛЯ УПРАВ ЛЕН ИЯ: КАНАЛАМИ

1

Изобретение относится к вычисли-тельной технике и предназначено для управления каналами ввода-вывода.

Известно устройство управления.каналами, содержащее блок запросов на передачу данных, блок формирования управляющих сигналов, блок сборки и передач, блок адресации регистров и триггеров управляемых каналов, блок запросов на микропрограммное прерывание, блок сборки информационных,.адресных шин и шин ключей;защиты каналов, бдоки коммутации информационных шин каналов и процессора и блоки управления коммутацией информационных шин .

Недостатком данного устройства являются большие затраты аппаратуры за счет наличия в нем блока формирования управляющих сигналов.

Наиболее близким к предлагаемому по технической сущности является устройство для управления каналами, содержащее регистр номера канала блок

управления микропрограммными прерываниями, блок управления адресом локальной памяти, коммутатор шин, блок управления адресом микрокоманды, первый вход которого соединен с первыми входами устройства и блока управления микропрограммными, прерываниями, второй вход которого соединён со вторыми входами устройства, блока управления адресами локальной памяти, блока управ10ления адресом микрокоманды и вxoдo 4 регистра номера канала, выход блока управления адресом n кpoкoмaнда l соединен с первым выходом устройства,.первый и второй входы и первый и второй

IS выходы коммутатора шин соединены соответственно с третьим и четвертым входами и вторым и третьим выходами устройства, четвертый выход которого соединен с выходом блока управления-ад20ресами локальной памяти и третьим входом коммутатора шин tZ.

Недостатком этого устройства является низкая пропускная способность. 3 .8 имеющаяся из-за того, что передача данных производится в микропрограммны приостановках. Цель изобретения - повьппение быстродействия устройства. Поставленная цель достигается тем, что в устройство для управления каналами, содержащее регистр номера канала, блок управления микропрограммными прерываниями, блок управления разделенными циклами,, блок управления адре сами локальной памяти и регистров .каналов, коммутатор шин, блок управления адресом микрокоманды, первая группа входоэ которого соединена с пе вой группой входов блока управления микропрограммными прерываниями и с пе вой, группой входов устройства, вторая группа входов устройства соедин.ена с первой группой входов блока управлени разделенными циклами, с входом блока управления микропрограммными прерываниями,, с информационным входом регист ра номера канала, с первой группой вх дов блока управления адресами локальной памяти и регистров каналов и с вх дом блока управления адресом микрокоманды, третья группа входов устройства соединена с первой группой входов коммутатора шин, четвертая группа вхо дов .устройства соединена со второй группой входов,коммутатора шин, группа выходов блока управления адресом микрокоманды соединена с первой группой выходов стройства, .первая и вточрая. группы выходов коммутатора шин со единены соответственно со второй и третьей группами выходов устройства, четвертая группа выходов устройства с единена с третьей группой входов коммутатора шин и с группой выходов блока управления адресами локальной памяти и регистров каналов, пятая группа входов устройства соединена со вто рой группой входов блока управления разделенными циклами, введены блок определения количества передаваемых байтов, блок выбора адреса канала и блок аппаратурного формирования микро команды, группа выходов которого и первая группа входов соединены соответственно с пятой группой выходов и шестой группой,входов устройства,-, седьмая и восьмая группы входов устройства соединены соответственно с первой и второй группами входов блока определения количества передаваемых байтов, третья группа входов которого соединена со второй группой входов 4 блока аппаратурного формирования микрокоманды и с девятой группой входов устройства, третья группа входов блока аппаратурного формирования микрокоманды соединена с четвертой группой входов блока определения количества передаваемых байтов, с первой группой входов блока выбора адреса.канала и с группой выходов блока управления разделенными циклами, вторая группа входов блока выбора адреса канала соединена с группой выходов блока управления микропрограммными прерываниями и с третьей группой входов блока управления адресом ми1 рокоманды, третья группа входов и группа выходов блока выбора адресов канала соединены соответственно с группой выходов регистра номера канала и со второй группой входов блока управления адресами локальной памяти и регистров каналов, группа выходов.блока определения количества передаваемых байтов соединена с шестой группойВЫХОДОВ устройства. Блок выбора адреса канала содержит . два элемента ИЛИ, группу элементов ИШ, два элемента НЕ, группу .элементов И, причем первая и вторая группы входов блока соединены соответственно с.группами входов первого и второго элементов ИЛИ, каждый вход первой группы входов блока соединен е первым входом |-г6 (i 1,..-п) элемента ИЛИ группы, выход первого элемента ИЛИ через первый- элемент НЕ соединен с пер- . выми входами элементов И группы, вторые входы.элементов И группы, кроме второго и последнего,соединены с соответствующими входами второй группы входов блока, вторые входы второго и последнего элементов И группы соединены через второй элемент НЕ с выходом второго элемента ИЛИ, третьи входы первого и предпоследнего элементов И группы соединены с выходом второго .элемента ИЛИ, третьи входы элементов И группы, кроме первого и предпоследнего, соединены с соответствующим входом третьей группы входов блока, выходы каждых двух соседних элементов И группы соединены соответственно .со вторым и третьим входами соответствующего элемента ИЛИ группы, выходьг элементов ИЛИ группы являются группой выходов блока. : Блок определения количества передаваемых байтов содержит три группы элементов И, три элемента ИЛИ, дешифратор, регистр, причем входы первой, второй 5 и третьей групп входов блока соединен с первыми входами элементов И первой второй и третьей групп соответственн вторые входы элементов И первой груп пы являются четвертой группой входов блока , вторые входы первых элементов И каждой группы, начиная со второй, соединены со вторым входом первого элемента И первой группы, вторые вхо ды элементов И каждой группы, кроме первых элементов, соединены со вторы входом последнего элемента И первой группы, выходы первой,.второй и третьей групп элементов И соединены со входами первого, второго и третьего элементов .ШШ соответственно, выходы Элементов ИЛИ соединены с соответствующими входами дешифратора, вы ход дешифратора, соединен с информаци онным входом регистра, выход регистр является выходом блока. Блок аппаратурного формирования микрокоманд содержит первую, вторую группы элементов И, первый, второй, третий элементы ИЛИ и дешифратор, причем группа входов.первого элемента ШШ является первой группой входов блока, первые входы элементов И первой и второй групп являются соответст венно второй и третьей группой входов блока, вторые входы элементов И первой и второй групп соединены с.соответствующими входами первой группы входов блока, выходы элементов И первой и второй групп соединены с входами соответственно второго и третьего элементов ИЛИ, выходы первого, второго и третьего элементов ИЛИ соединеяы с входами дешифратора, выход дешиф ратора является входом блока. На фиг. 1 представлена блок-схема устройства для управления каналами; на фиг. 2 - блок аппаратурного формирования микрокоманды; на фиг. 3 - бло управления разделенными циклами; на фиг. 4 - блок управления адресами локальной памяти и регистров каналов; на фиг. 5 - блок определения количест ва передаваемых байтов; на фиг. 6 блок выбора адреса канала; на , фиг. 7 - блок управления микропрограм мными прерываниями; на фиг. 8 - блок управления адресом микрокоманды. Устройство 1 для управления канала ми включает в себя блок 2 управления адресном микрокоманды, регистр 3 канала, блок. 4 управления микропрограммны ми прерываниями, коммутатор 5 шин, блок 6 аппаратурного формирования 96 микрокоманды, блок 7 управления разделенными циклами, блок 8 выбора адреса канала, блок 9 упр а ления адресами локальной памяти и регистров каналов, блок 10 определения количества передаваемых байтов, входы 11-19 и выходы 20-25 устройства, процессор 26, каналы 27 и 28 ввода-вывода, оперативную память 29, арифметико-логический блок 30, локальную память 31, регистр 32 адреса микрокоманды, управляющую память 33, регистр 34 микрокоманды, дешифратор 35 микрокоманд,, блок 36 формирования адреса микрокоманд. Блок аппаратурного формирования микрокоманды (фиг. 2) содержит элементы ИЛИ 37-39, группы элементов-И 40-41 и 42-43, дешифратор 44 и группу входов 45 блока. Блок управления разделенными циклами (фиг. З) содержит триггеры 46-49, элемент И 50 и элемент Н 51. Блок управления адресами локальной. памяти и регистров каналов (фиг. 4) содержит элементы И 52-56, дешифратор 57 и выходы 58 и 59 блока. Блок определения количества передаваемых байтов (фиг. 5) содержит группы элементов И 60-65, -элементы ИЛИ 6668, дешифратор 69 и регистр 70. Блок выбора адреса канала (фиг. 6) содержит группу элементов ШШ 71, элементы 72 и 73, элементы НЕ 74 и 75, группу п элементов И 76.и 77, входы 78 и 79 блока и выходы 80 блока. Блок управления микропрограммными прерываниями (фиг. 7) содержит триггеры 81 и 82, элемент ИЛИ 83, элементы И 84 и 85, элементы И-ШШ 86 и 87, элемент И 88 и элемент НЕ 89. Блок управления адресом микрокоманды (фиг. 8) содержит элемент И 90, элементы ШШ 91-93, элементы И 94 и 95, регистр 96 и элементы И 97-99. Устройство работает следующим образом. Операция ввода-вывода начинается инструкцией ввода-вывода, выполняемой центральным процессором 26 . Эта инструкция указывает номер одного из каналов 27-28 и комер од.ного из устройств ввода-вывода, подключенных к выбранному, каналу. Микропрограмма, выполняющая инструкцию ввода-вывода по шинам 19, устанавливает в регистре 3 номер канала, на котором выполняется инструкция ввода-вывода. Номер ка«ала поступает в блок 8 выбора адреса канала, который формирует потенциал того канала, управление которым выполняется в данный момент. При выполнении микрокоманды, обращающейся к области локальной памяти 31 или per гистру канала 27-28, управление .которым вьшолняется в данный момент, по потенциалу этого канала и управляющему сигналу 19 блок 9 управления адресами локальной памяти и регистров каналов вырабатывает коммутирующий сигнал 22, который адресует область локальной памяти 31 выбранного канала 27-28 а также поступает в коммутатор 5 шин, разрешая коммутацию выбранного канала 27-28 с процессором 26. Затем из фиксированной области оперативной памяти 29 микропрограмма выбирает адресное слово канала, которое укйзывает адрес оперативной памяти 29, по которому хранится первое командное слово (КСК). Операция передачи данных осуществляется под управлением КСК, которое содержит код выполняемой команды, начальный адрес данрых, счетчи количества передаваемых байтов и специальные признаки. Микропрограмма читает КСК из оперативной памяти 29 и заносит его в рабочую .область локальной памяти 31 адресуемого канала 2728. Одновременно -код выполняемой ко.манды, два. младших бита-адреса данных, четыре младших бит счётчика количества передаваемых -байтов и спецй-альные признаки заносятся в регистры адресуемого канала 27-28. Получив всю необходимую информацию канал 27-28 освобождает процессор 26 для выполнения последующих инструкций и продолжает операцию ввода вбшода, используя информации, расположенную в регистрах канала 27-28 и в локальной памяти 31, при помощи разделенных цик лов, которые, служат для передачи данных .между каналом 27-28 и оперативной памятью 29 с еледуюш 1х-микропрограмм: обработки исключительного -состояния, организации зацепления-по команде или по данным, обработки конечного состоя ния, организации косвенной адресации данньлх. При необходимости вызвать соответ,ствующую микропрограмму канал 27-28 устанавливает запрос на микропрограммное прерывание, которьй вместе с.кодом вызьшаемой микропрограммы через группу шин 11 запросов поступает в блок 2 управления адресом микрокоманды и в блок 4 управления микропрограммными прерываниями. Блок 4 управления .микропрограммными прерываниями по синхронизирующему сигналу 19, вырабатываемому процессором 26, фиксирует запросы, поступающие .от всех каналов 27-28, и определяет наиболее приоритетный из всех поступивших запросов. Приоритет запросов следующий: первый канал, второй канал,..., п-й канал. Исключение составляет запрос на микропрограмму .организации . косвенной адресации данных,Запрос на эту микропрограмму обрабатывается только при отсутствии запроса на другие микропрограммы даже от менее приоритетных каналов. Ни один запрос на микропрограммное прерывание не прерывает работающую канальную микропрограмму, выполняющую другое микропрограммное прерывание, даже если эта микропрограмма обслуживает менее приоритетный канал. Если в данный момент времени не выполняется ни одно микропрограммное прерьшание, то блок 4 управления микропрограммными прерываниями устанавливает признак микропрограммного прерывания канала с наиболее пpиopитefным запросом. Блок 4 управления микропрограммными прерываниями работает следующим образом. Запросы на микропрограммное прерывание от каналов 27-28 поступают на входь триггеров 81 по входам 11 . При отсутствии на выходе элемента ИЛИ 83 и наличии синхронизирующего сигнала 19 запросы фиксируются в триггерах 81. При снятии синхронизирующего сигнала 19 содержимое триггеров 81 переписывается в триггеры 82. Элемент ИЛИ 83 служит для блокирования занесения запросов в триггеры 81, если обслуживание какого-либо запроса не закончено. Элементы И 84 служат для вьщеления запроса На организацию .косвенной адресации -данных, который имеет наименьший приоритет. По входам 11 на первый и второй входы элементов И 84 поступает из соответствующего канала код запроса. Код запроса на организацию косвенной адресации данных 11. При наличии запроса от обоих каналов первым обслуживается первый канал, если код его запроса не 11. При. коде 11 запроса первого канала сначала удовлетворяется запрос второго канала. Если у обоих каналов код запро9 - 8 са 11, то первым удовлетворяется запрос первого канала. Узел, реализуюп1и этот алгоритм, состоит из элементов И .84 и- 85, элементов И-ИЛИ 86 и 87. Элемент И-ИЛИ 86 формирует признак микропрограммного прерывания первого канала. Элемент И-ИЛИ 87 формирует признак микропрограммного прерывания второго канала. Признаки микропрограм мных прерываний каждого канала . поступают в блок В выбора адреса кана ла и в блок 2 управления адресом мик. рокоманды. По окончании обслуживания микропрограммного прерывания сбрасывается запрос на микропрограммное пре рывание в соответствующем каналу. По синхросигналу 19 сбрасывается соответствующий триггер 81, а по снятию синхросигнала 19 - соответствующий триггер 82.. . Признак микропрограммного прерывания, выработанный блоком 4 управления микропрограммными прерываниями, посту пает по одному из входов 7В в блок 2 управления адресом микрокоманды, который по синхронизирующему сигналу 19 и по коду вызываемой микропрограммы, поступающему по группе входов 11 из соответствующего канала 27-28, формирует начальный адрес соответствующей канальной микропрограммы. Этот адрес по входам 24 поступает в регистр 32 адреса микрокоманды процессора 26 и блокирует занесение адреса микрокоман ды из схемы 36 формирования адреса микрокоманды. Блок 2 управления адресом микрокоманды работает следующим образом. По одному из входов 78 из блока управления микропрограммными прерываниями поступает признак микропрограммного прерывания соответствующего канала. Через элемент иЛИ 91 и элемент И 94 он разрешает передачу содержимого .регистра 96 базового адреса на пер вый вход элемента И 97, Через соответ ствующий элемент И 95 или 90 и элемен ИЛИ 92, а также через соотве.тствующий элемент НЕ. 89 или элемент И 88 и элемент ИЛИ 93 он разрешает передачу пер вого и второго разрядов кода запроса соответствующего канала на первые вхо ды соответственно элементов И 98 и 99 По управляющему синхросигналу 19 сфор мированный таким образом начальный ад рес микропрограммы обработки соответствующего микропрограммного прерыва-, ния с элементов И 97-99 по входам 24 910 заносится в регистр 32 адреса микрокоманды. Первой микрокомандой 1 аждой из канальных микропрограмм, яйляется. микрокоманда, которая запоминает содержимое адреса микрокоманды, которая должна была бы выполняться следующей, если бы не произошло микропрограммное прерывание . Эта микроко 1анда записывает содержимое схемы 36. формирования адреса микрокоманды в спегщальную ячейку возврата локальной памяти 35. Последней микрокомандой каждой канальной микропрограммь( является микрокоманда, которая переписывает содержимое ячейки возврата локальной памяти 31 через схему 36 формирования адреса микрокоманды в регистр 32 адреса микрокоманды. Одновременно эта микрокоманда сбрасывает признак микропрограммного прерывания в блоке- 4 управления itoKpoпрограммными прерываниями. Для передачи данных между каналом 27-28 и оперативной памятью 29 канал устанавливает запрос на разделенный цикл. Запросы от всех каналов 27-28 поступают по входам 12 в блок 7 управления разделенными циклами, который по синхронизирующему сигналу 19, вырабатываемому процессором 26, фиксирует все поступивпше запросы и определяет наиболее приоритетный из них. Приоритет запросов следующий: первый канал, второй канал,... р-й канал. Блок 7 управления разделенными циклами вьфабатывает признак разделенного цикла наиболее приоритетного канала. Признаки разделенных циклов всех каналов поступают по входам 45 в блок 6 аппаратурного формирования микрокоманды, блок 10 определения количества передаваемых байтов и блок 8 выбора адреса канала. Блрк 7 управления разделенными.циклами раб9тает следунщим образом. Запросы на разделенный цикп от. каналов 27-28 поступают по шинам 12 наЮ-входы триггеров 46 и 47, По синхросигналу 19 они записываются в триггера 46 и 47, а по снятию синхросигнаа 19 запрос от первого канала записывается в триггер 48, а запрос от второго канала - в триггер 49. Выход триггера 48 является признаком раздеённого цикла первого канала. Признаом разделенного цикла второго канала является выход элемента И 50, который возбужден при единичном состоянии риггера 49 и нулевом состоянии триг8гера.48. .По окончании разделенного цикла сбрасывается-запрос на.разделен ный цикл в соответствующем.канале и по следую1цему синхросигналу 19 сбрасывается соответствукяций триггер 46 и 47. По снятию синхросигнала 19 сбра сывается соответствующий триггер 48 или 49. Каналы-27-28 передают в блок 6 аппаратурного.формирования, микрокоманды по шинам 13 код операции, .а по шинам 14 - специальные признаки. В каждыймомент времени возбуждена шина признака разделенного цикла не более чем одного канала. По наличию признака разделенного цикла какого-нибудь канала блок 6 аппаратурного .формирования микрокоманды формирует микрокоманду ПАМЯТЬ и заносит ее в регистр 34 микрокоманды,. запрещая в него нормальное занесение микрокоманды из управляющей памяти 33. Эта микрокоману- да называется разделенным циклом. В следующем машинном цикле эта микрокоманда вьшолняется. В ходе ее выполнения передаются данные для кодов операции СЧИТАТЬ и СЧИТАТЬ В ОБРАТНОМ НАПРАВЛЕНИИ из канала 27-28 по входам 17 через коммутатор 5 шин и далее в оперативную память 29, а дпя кода опе рации ЗАПИСАТЬ - из оперативной памяти 29 по входам 18 через коммутатор 5 шин и далее по входам 25 в каналы 2728. Кроме того, эта микрокоманда считывает из рабочей области локальной памяти 31 соответствующего канала 27.28 текущий адрес данных и счетчик количества передаваемых байтов модифицирует их через apифмeтикo-лqгичecкий блок 30 на количество переданных байтов, записывает обновленные значения адреса данных и счетника количества передаваемых байтов в рабочую область локальной памяти 31 соответствующего канала 27-28, а также записывает два младших разряда адреса данных и четыре младщих разряда счетчика передаваемых байтов по- шинам 18 через коммутатор 5 шин и далее по входам 25 в соответствующий канал 27-28. Счетчик количества передаваемых байтов всегда у.ме ьшается, а адрес данных увеличива ется дпя команд СОДТАТЬ и ЗАПИСАТЬ и уменьшается для команды СЧИТАТЬ В ОБРАТНОМ НАПРАВЛЕНИИ. При наличии специ ального .признака БЛОКИРОВКА ЗАПИСИ В ПАМЯТЬ запись данных в оперативную па мять 29 не производится. .12 Разделенный цикл прерывает любую микропрограмму.. В частности он может прерывать канальную микропрограмму, выполняющую микропрограммное-прерывание или инструкцию ввода-вывода. После окончания выполнения разделенного цикла признак разделенного цикла соответствующего канала . сбрасывается. Блок 6 аппаратурного формирования микрокоманды работает .следующим образом. Из блока 7 управления -разделеннь м циклами 7 по входам 45 признаки разделенных циклов всех каналов поступают на элемент ИЛИ 37, Кроме того, признак разделенного цикла первого канала поступает на первые входы-элементов И 40 и 42 первой и второй групп элементов И, признак разделенного цикла второго канала поступает на первые входы элементов И 41 и 43 первой и второй групп элементов И. По входам 13 на вторые входы элементов И 40-41 первой группы элементов И поступает код операции соответственно первого и п-го каналов. По входам 14 на вторые входы элементов И 42-43 второй группы элементов И поступают специальные признаки соответственно первого и п-го каналов. Код операции и специальные признаки того канала, разделенный цикл которого выполняется, соответственно через элементы ИЛИ 38-39 поступают на второй и третий входы дешифратора 44, на первый вход которого поступает признак разделенного цикла с элемента ИЛИ 37. Дешифратор 44 формирует микрокоманду и передает ее по входам 20 в регистр микрокоманды. Блок 8 выбора адреса канала работает следующим образом. При отсутствии разделенных циклов и микропрограммных прерываний адрес канала определяется содержимым регистг ра номера канала, в который инструкция ввода-вывода заносит номер канала. Признак и инструкции ввода-вывода соответствующего канала поступает-по одному из входов 79 на вход элемента И 77 соответствующей группы элементов И и, при отсутствии признаков разделенных циклов на.входах 45 и признаков микропрограммных прерываний на входах 78, через третий вход соответствующего . элемента ИЛИ 71 возбуждает, шину 80 адреса соответствующего канала. Инструкцию ввода-вывода может прервать микропрограммное прерывание. При отсутствии признака разделенных циклов на входах 45 признак микропрограммного прерьшания соответствующего канала, поступающий ло одному.из входов 78 на соответствующий вход элемен та ИЛИ 73 через элемент НЕ 75, запрещает выработку адреса канала по признаку выполнения инструкции ввода-выво да. Одновременно признак микропрограм много прерывания поступает на второй вход элемента И 76 соответствующей группы элементов И, на пер,вый вход ко торой заведен разрешающий сигнал с элемента НЕ 74, а на третий вход кото рой заведен разрешающий сигнал с элемента ИЛИ 73. Выход элемента И 76 соответствующей группы элементов И через второй вход элемента ИЛИ 7I возбуждает выход 80 адреса соответствующего канала. Разделенный цикл может прервать как микропрограммное прерыва ние, так и инструкцию ввода-вывода. Признак разделенного цикла одного, из каналов поступает по соответствующему входу 45 на соответствуюпщй вход элемента ИЛИ 72 и через элемент НЕ 74 запрещает выработку адреса канала по признакам выполнения инструкции .ввода вывода и по признакам микропрограммны прерываний. Одновременно признак разделенного цикла поступает на первый вход соответствующего.элемента ИЛИ 71 возбуждая выход 80 адреса соответствующего канала. Применение предлагаемого устройства позволяет увеличить общую пропускную способность каналов ввода-вывода. Формула изобретения 1 . Устройство для управления .каналами, содержащее регистр номера канала, блок управления микропрограммными прерываниями, блок управления разделенными циклами, блок управления адресами локальной памяти и регистров каналов, коммутатор шин, блок управления адресом микрокоманды, первая группа входов которого соединена с первой группой входов блока управления микропрограммными прерываниями и с первой группой входов устройства, вторая группа входов устройства соединена с первой группой входов блока управления разделенными циклами, с входом блока управления микропрограммными прерываниями, с информационным входом регистра номера канала, с пер914вой группой входов блока управления адресами локальной памяти и регистров каналов и с входом блока -управления адресом микрокоманды, третья группа, входов устройства соединена с первой группой входов коммутатора шин,, четвертая группа входов устройства соединена со второй группой входов коммутатора . шин, группа выходов блока управления . адресом микрокоманды соединена с первой группой выходов устройства,.первая и вторая группы выходов- коммутатора шин соединены соответственно со второй и третьей группачи выходов .устройства, четвертая группа выходов устройства соединена с третьей группой входов коммутатора шин и с группой выходов блока управления адреса ш локальной памяти и регистров каналов, . пятая группа входов устройства сое,щнена со второй грурпой входов блока управления разделенными циклами, о тли чающееся .тем, что, с целью повышения быстродействия, оно содержит блок определения количества передаваемых байтов, .блок выбора адреса канала и блок аппаратурного формирования микрокоманды, группа выходов которого и первая группа входов .соединены соответственно с пятой группой выходов и шестой группой входов устройства, седьмая и восьмая группы входов устройства соединены соответственно с первой и второй группами . входов блока определения количества передаваемых байтов, третья группа входов которого соединена со второй группой входов блока аппаратурного формирования микрокоманды и с девятой группой входов устройства, третья группа входов блока аппаратурного формирования микрокоманды соединена с четвертой группой входов блока определения количества передаваемых|бййтов, с первой группой входов блока.выбора адреса канала и с группой выходов блока управления разделенными циклами, вторая группа входов блока выбора адреса канала соединена с группой выходов блока управления микропрограммными прерываниями и с третьей группой входов блока управления адресом микрокоманды, третья группа входов и группа выходов блока выбора адресов, канала соединены соответственно с группой выходов регистра номера канала и со второй группой входов блока управления адресами локальной памяти-регистров каналов и группа выходов блока

определения количества передаваемых байтов соединена с шестой группой выходов устройства,

(I 1,...п) элемента ИЛИ -группы, 5ЫХОД первого элемента ШШ через первый элемент НЕ соединен с первыми входами элементов И группы, вторые- входы элементов И группы, кроме.второго и последнего, соединены с соответствующими входами второй группы входов бло ка, вторые входы второго и последнего элементов И группы соединены через второй элемент НЕ с выходом второго , элемента ИЛИ, третьи входы первого и предпоследнего элементов И груйпы соединены с выходом второго элемента ИЛИ, третьи входы элементов И-группы, кроме первого и предпоследнего, -соединены с соответствующим: входом третьей

группы входов блока, выходы каждых

двух соседних элементов И группы соеднены соответственно со вторым и трегтьим входами соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы являются группой выходов блока

и третьей групп соответственно, вторые входы элементов И первой группы

являются четвертой группой входов блока, вторые входы первых элементов И каждой группы, начиная со второй соединены со вторым входом первого элемента И первой группы, вторые входы : элементов И каждой группы,- кроме первых элементов,- соединены со вторым входом последнего элемента И первой группы, выходы первой, второй и третьей групп элементов И соединены со входами перрого, второго и третьего элементов ИЛИ соответственно, выходы элементов ИЛИ соединены с соответствующими входами дешифратора, выход дешифратора соединен с информационным входом регистра, выход регистра является выходом блока.

Источники информации, принятые во внимание при экспертизе

520592, КЛ-. G 06 F 9/16, 1976 (прототип) .

Cpus.i

(риг.З

(риг,

Cput.

Cpui.S У /

81 В2

(Риг. 7