Оперативное запоминающее устройство Советский патент 1982 года по МПК G11C11/00 

Изобретение относится к запоминающим устройствам.

Известно оперативное запоминающее устройство (ОЗУ), содержащее модули памяти, синхронизирующий енератор, вспомогательный адресный регистр и узел управления, причем каждый модуль памяти содержит накопитель, адресные и разрядные фо1 1ирователи и переключатели, усилители воспроизведения, регистры адреса и числа, узел синхронизации, формирователь стробов, схему контроля по четности, схему исправления кода и буферные регистры. tU.

Недостатком этого устройства является отсутствие импульсного (коммутируемого )питания элементов и узлов электронного обрамления в модулях памяти, что приводит к дополнительному потреблению мощности ОЗУ.

Наиболее близким техническим per шением к изобретению является оперативное запоминающее устройство, содержащее кокупк оперативной памяти и узел управления памятью, выходы и вход которого подключены соответственно к .группе шин Обращения, к двум группам адресных и информационных шин, каждый модуль оперативной

памяти содержит накопитель, первый вход которого соединен с выходом . формирователя адресных токов, а выход и второй вход его соединены с

разрядным блоком, другие входы и вы. ход которого соединены соответственно с третьим выходом распределителя импульсов, с первьви выходом коммутаfQ тора питания, двумя выходами второго коммутатора питания и двумя группами информационных шин, входы формирователя адресных токов соединены , cooTBeTCTBiBHHO с второй группой адресных шинг со вторыми выходами распределителя импульсов и первого коммутатора питания, третий выход которого соединен с первым входом распределителя импульсов, первые входы коммутаторов питания и шифратора

20 соединены с соответствующими выходами блока питания, второй вход второго коммутатора питания соединен с четвертым выходом распределителя импульсов, второй вход которого соединен с группой шин Обращения, а третий т с первым выходом шифратора, второй вход которого соединен с первой группой адресных шин 2. Однако это устройство не обеспечивает снижения мощности, потребляемой ОЗУ в режиме обращения, так как во время обращения к данному ОЗУ питающие напряжения подаются на все блоки и элементы электронного обрамления, что вызывает повышенное потребление мощности ОЗУ большой ин формационной емкости. Цель изобретения - снижение пот,ребляемой устройством мощности. Поставленная цель достигается те что в оперативном запоминающем устройстве, содержащем блок управления источник питания и блоки памяти, ка дый из которых состоит из накопител первый вход которого соединен с выходом формирователя адресных токов, а выход и второй вход накопителя со единены с одними из входов и выходо разрядного блока, другие входы и вы ходы которого соединены соответстве но с первыми выходами распределителя импульсов и первого коммутатора, выходами йторого коммутатора, инфор мационными выходами и входами блока управления, входы формирователя адресных токов соединены соответственн с одним из адресных выходов блока управления, со вторыми выходами распределителя импульсов и первого коммутатора, третий выход которого соединен с первым входом распределителя импульсов, первые входы коммутаторов и шифратора соединены с первым выводом источника питания, второй, вход второго коммутатора соединен с третьим выходом распределителя импульсов, второй вывод источника питания подключенк третьему входу вто рого коммутатора, второй вход распре делителя импульсов подключен к пер-, вому выходу шифратора, третий вход распределителя импульсов и вход шифратора соединены соответственно с выходом Обращение блока управления и с другим адресным выходом блока управления, в блок памяти введены элемент задержки, уси литель, элемент ИЖ, триггер и элемен И f первый и второй входы которого подключены соответственно ко второму выходу шифратора и выходу элемента задержки, первые входы элемента задержки и элемента ИЛИ подклю чены ко входу Обращение блока управления, второй вход элемента ИЛИ соединен с четвертым выходом распределителя импульсов, выход элемента И соединен с первым входом триггера, второй вход которого соединен с выходом элемента ИЛИ, выход триггера подключен к первому выходу усилителя, выход которого соединен со вторым входом первого коммутатора, вторые входы элемента задержки и усилителя и третьи входы триггера, элементов И и ИЛИ соединены с первым выводом источника питания. На фиг. 1 изображена функциональная схема оперативного запоминающего устройства; на фиг. 2 - временные диаграммы, поясняющие работу этого устройства. Устройство (фиг. 1) содержит блоки 1 памяти, блок 2 управления, источник 3 питания, Блок 2 имеет выход 4 Обращение, адресные выходы 5 и 6, информационные выход 7 и вход 8.Каждый блок 1 содержит накопитель 9.формироват ь 10: адресных токов, разрядный блок 11, первый 12 и второй 13 коммутаторы, распределитель 14 импульсов, шифратор 15, элемент 16 |3адержк1, элемент И 17, элемент ИЛИ 18, триггер 19 и усилитель 20. Устройство работает следующим образом.В период обращения к устройству по интерфейсным связям (данные связи на фиг. 1 не показаны) в блок 2 управления от внешних устройств подаются байты адреса, байт слова только при выполнении операции Запись , а также сигнгш признака операции, которае фиксируются в блоке 2. Байты адреса определяют номер блока 1 памяти и адрес ячеек пё1мяти, к которым осуществляется обращение в выбранном блоке 1. Сигнал признака операции определяет основные опергщии ОЗУ, т.е. Запись или Считывание. Блок 2 организует обращение к блокам 1 согласно принятому от внешних устройств коду адреса и признака операции. С выхода 4 блока 2 в блоки 1 поступают сигналы начального сброса НСБР, СТАРТ (фиг. 2) и сигнал признака операции. Выдача байтов адреса, байта слова, а также сигнала признака операции в блоки 1 .осуществляется по сигналу НСБР. Параллельный код гщреса, поступсоощий с выхода 5 блока 2, подается на входы шифратора 15. Количество разрядов адреса зависит от числа блохой. 1 в структуре ОЗУ. Номер. конкретного блока 1 набирается в шифраторе 15 с помощью элементов коммутации в двоичном коде. При совпадении кода адреса с номером блока 1 на выходах шифратора 15 формируется сигнал А положительной полярности (фиг. 2). Параллельный код адреса, поступающий с выхода 6 блока 2, определяет адрес ячеек памяти в выбранном блоке 1. Сигнал НСБР подается на первые входы элемента 16 задержки и элемента ИЛИ 18. Этот сигнал через элемент ИЛИ 18 подается на вход триггера 19. По переднему фронту сигнала НСБР осуществляется установка триггера 19 в исходное О-состояние после включения питания всего устройства и подтверждение исходного состояния триггера 19 в процессе работы в каждом цикле обращений. Задержанный сиг нал начального сброса НСБРЗ с выхода .элемента 16 задержки поступает на второй вход элемента И 17. Сигнал А с выходов шифратора 15 подается на вход распределителя 14 импульсов и на первый вход элемента И 17. Этот сигнал разрешает установку триггера 19 в 1-состояние по переднему фронту сигнала НСБРЗ и обращение к выбранному блоку 1 по переднему фронту сигнала СТАРТ. На выходе триггера 19 формируется сигнал С положительной полярности, который через усилитель 20 обеспечива ет включение первого коммутатора 12 а, следовательно, и подачу питающего напряжения к распределителю 14 им-. пульсов, к формирователю 10 адресных токов и к разрядным формирователям токов, которые являются частью разрядного блока 11. По спаду импульсного сигнсша НСБР осуществляется у тановка элементов распределителя 14 импульсов в исходное состояние. С приходом сигнала СТАРТ в выбранном блоке 1 осуществляется запус распределителя 14 импульсов и органи зуется цикл обращения Тц. Распредели тель 14 импульсов формирует в цикле обращения сигналы управления формир вателем 10 адресных, токов, разрядньм блоком 11 и вторым коммутатором 13. Второй коммутатор 13 включается по.сигналу D положительной поля даости и обеспечивает подключение питающик напряжений к другой части разрядного блока (усилители считывания) только на время, необходимое для считывания информации. После окончания цикла обращения распределитель 14 импульсов формирует сигнал в положительной полярности который подается иа вход элемента ИЛИ 18. По переднему фронту сигнала В, поступающему с выходов элемента ИЛИ 18 на вход триггера 19, осуществляется установка его в исходное О-состояние и осуществляется выключение первого коммутатора 12. Таким образом, длительность сигнала С определяется интервсшом времени между передними фронтами сигналов НСБРЗ и В. В режиме хранения информа ции питающее иапряжение постоянно подключено к шифратору 15, триггеру 19, усилителю 20, к элементу 16 задержки и к элементам И 17, ИЛИ 18. При необходимости питающие напряжения подсцотся на элементы иакопйтеля 9, которые обеспечивают режим хранения иифоЕх 4ации. С выхода 7 блока 2 перед началом обращения (по переднему фронту НСБР) при выполнении операции Запись на информационные входы разрядного блока 11 всех блоков 1 поступает байт слова из блока 2 управления. После выполнения операции Считывание байт слова с выходов разрядного блока 11 выбранного блока 1 поступает на вход 8 блока 2. Технико-экономическое преимущество предлагаемого устройства заключается в снижении потребляемой устройством мощности, которое составляет около 30%. Формула изобретения Оперативное запоминающее устройство, содержащее блок управлеиия,. источник питания и блоки памяти, каждый из которых состоит из накопителя, первый вход которого соединен с выходом формирователя адресных токов, а выход и второй вход накопителя соединены с одними из входов и выходов разрядного блока, другие входы и выходы которого соединены (соответственно с первыми выходам распределителя импульсов и первого коммутатора, выходами второго коммутатора, информационными выходами и входами блока упраЕ1ления, входы формирователя сщресных токов соединены соответственно с одним из адресных выходов блока управления, с вторыми выходами распределителя импульсов и первого кс « утатора, третий выход которого соединен с первым входом распределителя импульсов, первые входы коммутаторов и шифратора соединены с первым выводом источника питания, второй вход второго коммутатора соединен с третьим выходом распределителя импульсов, втоЕюй вывод источника питания подключен к третьему входу второго коммутатора, второй вход распределителя импульсов подключен к первому выходу шифратора, третий вход распределителя импульсов и второй вход шифратора соединены соответственно с выходом Обращение блока управления и с другим гщресным выходом блока управления, о т л и чающеес я тем, что, с целью снижения потребляемой устройством мощности, в каждый блок памяти введены элемент згщержки, усилитель, элемеит ИЛИ, триггер и элемент И, первый и второй входы которого подключены соответственно к второму выходу,шифратора и выходу элемента задержки, первые входы элемента задержки и элемента ИЛИ подключены к входу Обращение блока управления, .второй вход элемента ИЛИ соединен с четвёртым выходом распределителя импульсов, выход элемента И соединен с первым входом триггера, второй вход которого соединен с выходом

э |емента ИЛИ, выход триггера подключен к первому :8ыходу усилителя, выход которого соединен с вторым входом первогЪ коммутатораf вторые .входы элемента задержки и усилителя и третьи входы триггера, элементов И и ИЛИ соединены с первым выводом источника питания.

Источники информации, принятые во внимание при экспертизе , 1. Запоминсшщие устройства современных ЭЦВМ. Под ред. А.Л. Крупского, М., Мир, 1968, с. 155-160. 2. Авторское свидетельство СССР 636677, кл.. G 11 С 11/00, 1977 (прототип).:

TtL

HC6P

W6PZ

в П

H

L.

Т-J.