Устройство для сопряжения процессоров Советский патент 1983 года по МПК G06F3/04 

1 .

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных многопроцессорных вычислительных системах.

Известна многопроцессорная вычислительная машина, в которой для передачи информации между группами процессоров используются устройства коммутации tl J

Недостатком известного технического решения является возможность сохранения одного логического канала связи в каждом устройстве коммутации и притом только на период сеанса связи, после окончания которого связь разрушается по специальной команде, а занятые идентификаторы связи освобождаются. Таким образом, в случае необходимости параллельного обмена данными с несколькими адресатами каждый процессор вынужден устанавливать логические каналы связя и разрушать последние после окончания такого обмена последовательно с каждым адресатом. Отмеченный недостаток существенно ограничивает уровень распараллеливания процесса вычислений и управления в многопроцессорной вычислительной машине и ее производительность из-за задержек при организации процесса обмена информацией между процессорами.

Наиболее близким техническим решением к предлагаемому устройству является коммутатор процессоров, содержащий регистр идентификации адреса, два буферных регистра связи, два блока идентификации связи, блок управления, два дешифратора идентификаторов связи и два блока регистровой памяти, причем первый выход -первого буферного регистра связи соединен с первыми входами второго буферного регистра связи и блока управления, первый вход первого буферного регистра связи объединен с вторым входом второго буферного регистра связи и подключен к пер вому выходу блока управления, первый выход второго буферного регистра связи подк;1ючен к вторым входам первого буферного регистра связи и блока управяения, третьи входы Первого и второго буферного регистров связи подклю чены к выходам одноименных блоков иде тификации связи, входы-выходы которых соединены соответственно с первым и вторым входами-выходами блока управле ния третий вход-выход которого соеди нен с входом-выходом регистра идентификации адреса, четвертые входы перво го и второго буферных регистров связи подключены к выходам одноименных блоков регистровой памяти, первые входы которых объединены соответственно с вторым и третьим выходами блока управ ления, четвертый выход которого подключен к вторым входам г зрвого и второго блоков регистровой памяти, третьи входы которых соединены соответст венно с выходами одноименных дешифраторов идентификаторов связи, входы которых объединены соответственно с вторыми выходами одноименных буферных регистров связи 2 . Нэдостатком этого коммутатора процессоров при одновременном функционировании в нем нескольких логи1|еских каналов связи, каждый из которых может использоваться для обмена информацией более чем двух процессоров, является низкая пропускная способность из-за необходимости передачи каждого сообщения по всему логическому каналу связи всем подсоединенным к нему процессорам, даже если это сообщение адресовано одному процессору с опреде ленным индексом. Это происходит потому, что в каждом коммутаторе процессо ров для определения, по какому логическому каналу связи передавать посту пившие по магистрали в один из буферных регистров связи сообщения, используются только соответствующие этому логическому каналу идентификаторы связи. И хотя в заготовке сообщения кроме идентификатора связи может переда- 50

ваться и индекс процессора-получателя, все равно сообщение будет передано через коммутаторы процессоров по логическому каналу связи всем процес.сорам, связанным логическим каналом с процессором-источником сообщения. При получении очередного сообщения каждый процессор сравнивает индекс

венно к выходам первого и второго блоков идентификации связи, входы-выходы которых соединены соответственно с первым и вторым входами-выходами

которого соединен с входом-выходом регистра идентификации адреса, четвертые входы первого и второго буферных регистров связи подключены соответственно к выходам первого и второго блоков регистровой памяти, первые входы которых соединены соответственно с вторым и третьим выходами блока уп-. процессора-получателя, находящийс)Я в заголовке поступившего сообщения, со своим индексом, присвоенным ему ведущим процессором при установлении с . ним связи. Если индексы совпадают, то сообщение принимается данным процессором-получателем, в противном случае оно не принимается,- поскольку адресовано другому процессору. В результате этого происходит перегрузка коммутаторов процессоров цзлишней передачей сообщений тем процессорам, к которым они не адресованы и к уменьшению уровня параллелизма работы процессоров вследствие необходимости излишней обработки прерываний при приеме сообщений, что существенным o6pa3Of4 сказывается на ограничении производительности всей многопроцессорной вычислительной машины в целом. Целью изобретения является увеличение пропускной способности за счет повышения параллелизма обмена информацией между процессорами многопроцессорной вычислительной системы. Поставленная цель достигается тем, что в устройство, содержащее регистр идентификации-адреса, два буферных регистра связи, два блока идентификации связи, б.юк управления, два дешифратора идентификатора связи и два блока регистровой памяти, причем первый выход первого буферного регистра связи соединен с первыми входами второго буферного регистра связи и блока управления, первый вход первого буферного регистра связи соединен с вторым входом второго буферного регистра связи и первым выходом блока управления, первый выход второго бу7 ферного регистра связи подключен к вторым входам первого буферного регистра связи и блока управления; третьи входы первого и второго буферных регистров связи подключены соответстблока управления, третий вход-выход 599U равления, четвертый выход которого подключен к вторым входам первого иi второго блоков регистровой памяти, третьи входы которых соединены соответственно с выходами первого и вто- , рого дешифраторов идентификаторов связи, входы которых соединены соответственно с вторыми выходами второго и первого буферных регистров связи, введены два блока выбора маршрута, каж- IQ дый из которых содержит дешифратор установкиj дешифратор сброса, регистр маршрутизации, коммутатор идентификаторов связи, коммутатор индексов процессоров и коммутатор маркеров, причем первые, .вторые, третьи и четвертые входы коммутаторов идентификаторов связи первого и второго блоков выбора маршрута соединены соответственно с вторыми выходами, четвертыми и третьими входами первого и второго буферных регистров связи и пятым и шестым выходами блока управления, первые и вторые входы и выходы коммутато ров маркеров первого и второго блоков выбора маршрута соединены соответственно с вторыми и третьими выходами первого и второго буферных регистров связи и третьим и четвертым входами блока управления, первые входы коммутаторов индексов процессоров первого л BTopioro блоков выбора маршрута под:ключены соответственно к третьим выходам первого и второго буферных регистров связи, вторые входы - к первому выходу, блока управления, третьи входы - соответственно к пятому и шес тому выходам блока управления, а выходы - соответственно к первым входам дешифраторов установки и дешифраторов сброса одноименных блоков выбора маршрута, вторые входы которых соединены соответственно с выходами коммутаторов идентификаторов связи одноименных блоков выбора маршрута, а выходысоответственно с первыми и вторыми входами регистров маршрутизации одно.именных блоков выбора маршрута, выходы которых подключены соответственно к третьим входам коммутаторов маркеров одноименных блоков выбора маршрута , третьи входы дешифраторов установ ки первого и второго блоков выбора маршрута соединены соответственно с седьмом выходом блока управления, восьмым выходом подключенного к тpetьим входам дешифраторов сброса первого и второго блоков выбора маршрута. i Блок управления содержит регистр адреса микрокоманд и арифметико-логический узел, первые и вторые входы которых являются соответственно первым и вторым входами блока, коммутатор адреса, коммутатор условий и па- . мять микрокоманд, причем группа выходов памяти микрокоманд соединена с четвертым-восьмым выходами блока, вход и первый выход - соответственно с выходом регистра адреса микрокоманд и первым входом коммутатора адреса, выходом подключенного к третьему входу регистра адреса микрокоманд, а вторым входом - к выходу коммутатора условий, первый-четвертый входы которого соответственно соединены с третьим и четвертым входами блока, вторым выходом памяти микрокоманд и первым выходом арифметико-логического узла, третий вход которого подключен к третьему выходу памяти микрокоманд,а четвертый, пятый, шестой входы и группа выходов - соответственно к первому, второму и третьему входам-выходам и первому, второму и третьему выходам блока. На фиг. 1 представлена блок-схема Устройства; на фиг. 2 - одна из возможных реализаций блока управления; на фиг. 3 пример реализации схемы блока идентификации связи. Устройство содержит (фиг. 1) регистр 1 идентификации адреса, первый буферный регистр 2 связи, второй буферный регистр 3 связи, блок t управления, первый блок 5 идентификации связи, второй блок 6 идентификации связи, первый дешифратор 7 идентификаторрв связи, второй дешифратор 8 идентификаторов связи, первый блок 9 регистровой памяти, второй блок 10 регистровой памАти, первый блок. 11 выбора маршрута и второй блок 12 выбора маршрута, вкгиочающие дешифраторы 13 и И установки, дешифраторы 15 и 1б сброса, регистры 17 и 18 маршрутизации, коммутаторы 19 и 20 идентификаторов связи, коммутаторы 21 и 22 индексов процессоров, коммутаторы 23 и Ik маркеров. Блок Ц управления состоит (фиг. 2) из регистра 25 адреса микрокоманд, памяти 2б микрокоманд, коммутатора 27 адреса, коммутатора 28 условий, арифметико-логического узла 29, входов 30-33, входов-выходов и выходов 37- блока, каждый из блоков 5 и 6 идентификации связи со7 g стоит (фиг. 3) из узла приоритета регистра Ц6 свободных идентификаторов, шифратора 47, дешифратора kB занятых идентификаторов и дешифратора АЭ свободных идентификаторов, выход 50 и вход-выход 51 блока. Буферные регистры 2 и 3 связи пред назначены для приема-передачи информации, поступающей с одноименной магистрали. Устройство может быть включено между двумя магистралями, причем к каждой из магистралей может быть подключено несколько описываемых устройств и несколько процессоров, вследствие чего может быть получена вычислительная система с многоуровневой структурой, каждый уровень которой представляет собой магистраль с подключенными к ней устройствами. Блок управления предназначен для анализа и обработки управляющей информации. Принимаемой с магистралей, а также формируемой другими элементами устройства. Регистр 1 идентификации адреса обеспечивает распознавание обращения других устройств к данному устройству. Блоки 5 и 6 иде.нтификации связи предназначены для выбора свободного идентификатора для логич с«ого канала при установлении связи с другими устройствами (или процессорами), подключенными к одноименЛой магистрали через Соответствующий буферный регистр связи. Выделенные идентификаторы связи с выходов блоков 5 и 6 идентификаторов связи могут поступать на третьи входы буферных регистров 2 и 3 связи с коммутаторов 19 и 20 идентификаторов связи. Блоки 9 и 10 регистровой памяти предназначены для запоминания при установлении нового логического соединения между про цессорами через данное устройство идентификаторов связи, сопровождающих любое сообщение, передаваемое с одной магистрали на другую. Дешифраторы 7 и 8 идентификаторов связи обеспечивают выбор соответствующего регистра блоков 9 и 10 при считывании идентификатора связи в случ&е передачи сообщения через уст-, ройство на одноименную, магистраль по одной из установленных логических связей, а также при записи вновь вы.бранного свободного идентификатора в случае установления новой логической связи через данное устройство. Коммутаторы 19 и 20 обеспечивают передачу i . 8 на второй вход дешифраторов 13 и И установки и дешифраторов 15 и 16 сброса двоичного кода идентификатора связи либо из одноименного буферного регистра связи при установлении разрушении логической связи, либо с выхода одноименного, блока идентификации связи при установлении логической связи, либо с выхода одноименного блоха регистровой памяти при разрушении логической связи. Коммутаторы 21 и 22 обеспечивают выбор двоичного кода индекса процессора либо с третьего выхода одноименного буферного регистра связи, либо с первого выхода .блокад управления. Первый и второй входы каждого из дешифраторов 13-16 являются единым информационным входом, так что двоичные коды индекса процессора и идентификатора связи, поступающие на эти входы, образуют двоичный код, разрядность которого равна сумме разрядностей каждого из них. Третьи входы дешифраторов 1A и 13 устанрвки являются разрешающими и соединены с седьмым выходом блока управления. Дешифраторы 13 и И обеспечивают установку в единичное значение маркеров в одноименных регистрах 17 и 18 маршрутизации, которые при последующих сеансах связи свидетельствуют о наличии логического канала с данным конкретным идентификатором связи, ведущим к процессору с данным конкретным индексом. Дешифраторы 15 и 16 предназначены для сброса в нулевое состояние маркеров в одноименных регистрах 17 и 18 маршрутизации маркеров при разрушении в данном устройстее логических каналов, соответствующих конкретным идентификаторам связи и ведущих к процессорам с конкретными индексами. Регистры 17 и 18 маршрутизации предназначены для запоминания состояния маркеров, свидетельствующих о наличии логических каналов связи с определенными идентификаторами, ведущих к процессорам с опредеРазрядность регистленными индексами. ров 17 и 18 маршрутизации равна 2 2 , где п - разрядность двоичного кода идентификатора, m - разрядность двоичного кода индекса процессора. Коммутаторы 23 и 2 маркеров обеспечивают считывание состояния маркера из определенного разряда регистров 17 и 18 маршрутизации в соответствии с конкретным идентификатором связи и конкретным индексом процессора. Выходы первого и второго коммутаторов 23 и 2k маркеров являются выходами одно именных блоков 11 и 12 выбора маршру тов, которые обеспечивают возможност передачи сообщений по логическим каналам связи только в тех направлениях, в которых находятся процессорыполучатели этих сообщений. Блок управления (фиг. 2) представляет собой микроконтролер управления, в котором регистр 25 адреса микрокоманд предназначен для запоминания адреса следующей микрокоманды. Адрес с выхода регистра 25 поступает на адресный вход памяти 26 микрокоманд, который предназначен для выработки управляющих воздействий на все злементы устройства. Коммутатор 27 адреса предназначен для выбора кода адреса следующей микрокоманды в соот ветствии с информацией на управляющем входе, поступающей с выхода коммутатора 28 условий. В зависимости от указанной информации формирование кода адреса в регистре 25 производит ся без учета или с- учетом одного из признаков результатов операций, поступающих на вход коммутатора 28 условий, Коммутатор 28 условий обеспечивает выбор конкретного признака ре зультата операций в качестве условия для условного адресного перехода в микропрограмме. В качестве одного из признаков результатов используется сигнал переноса, формируемый арифметико-логическим узлом 29 при выполне нии каждой операции. Арифметико-логи ческий узел 29 обеспечивает выполнение арифметико-логических операций в соответствии с информацией, поступаю щей на его управляющий вход с выхода памяти 26 микрокоманд, над информаци ей как поступающей на его информационные входы, так и над промежуточными результатами, хранящимися во внут ренних регистрах узла 29- Каждый из блоков 5 и 6 идентификации связи (фиг. 1) содержит регистр «6, обеспечивающий хранение унитарных кодов свободных идентификаторов, наличие кьторых свидетельствует о возможности установить через данное устройство логический канал связи, не разрешая старые. Узел kS приоритета обеспечивает выделение левой единицы из кода, хранящегося в регистреЗб свободных идентификаторов, и формирс1вание унитарного кода свободного идентификатора. Шифратор предназначен для формирования двоичного кода свободного идентификатора. Дешифратор t8 занятых идентификаторов-обеспечивает преобразование двоичного кода занятого идентификатора, поступающего на его вход, в унитарный, с помощью которого производится сброс соjqтвeтcтвyющeгo разряда регистра свободных идентификаторов. Дешифратор свободных идентификаторов обестечивает преобразование двоичного кода освобождаемого идентификатора при разрушении.занятого канала связи в унитарный код, с помощью которого производится установка в единичное состояние соответствующего разряда регистра 46 свободных идентификаторов. Устройство работает следующим образом. Логические каналы связи, устанавг ливаемые в многопроцессорной вычислительной системе (машине), в каждом устройстве определяются своей парой соответствующих друг другу идентификаторов связи. При приеме сообщения, например, с первой магистрали через буферный регистр 2, производится замена сопровождающего сообщения идентификатора на соответствующий ему другой идентификатор, хранящийся в блоке 10 и имеющий силу для устройссв, подключенных к второй магистрали. Со считанным из блока 10 идентификатором принятое сообщение выдается через буферный регистр 3 связи на вторую магистраль. При приеме сообщения с второй магистрали действия устройства полностью аналогичны. Поэтому здесь и далее рассматривается работа устройства при передаче информации буферного регистра 2 в буферный регистр 3При обмене информацией по одному логическому каналу связи более чем двух процессоров для адресации процессоров-получателей используются индексы, которые передаются взаголовке каждого сообщения вместе с идентификатором. После приема в буферный регистр 2 заголовка сообщения одновременно с заменой поступающего идентификатора описанным выше способом в устройстве производится опрос соответствующего маркера в регистре 17 маршрутизации. Для этого принятые идентификатор с второго выхода и. индекс процессора с третьего выхода буферно119го регистра 2 подаются соответственно на первый и второй входы коммутатора 23. образуя при этом единый двоичный код, разрядность которого равна сумме разрядностей идентификатора и индекса Этот двоичный код управляет передачей через коммутатор 23,состояния соответ ствующего разряда регистра 17, которое используется в блоке + при поступ лении на его третий вход в качестве признака результата операции для анализа возможности передачи поступившего с первой магистрали сообщения через буферный регистр 2 во вторую магистраль через буферный регистр 3. Если, опрашиваемый маркер равен еди нице, то все сообщение вместе с новым идентификатором, считанным из блока 10, передается через буферный регистр 3 связи на вторую магистоаль, так как только при передаче в этом направлении (т. е. через данное устройство) по логическому каналу связи сообщение может достигнуть процессора-получателя. Если опрашиваемый маркер в регистре 17 равен нулю, то сообщение во вторую магистраль не передается, поскольку маршрут по логическому.каналу к процессору-получателю принятого сообщения лежит через другие устройства, а не через данное. Поэтому принятый в буферный регистр 2 связи заголовок сообщения сбрасывается. Каждый маркер в регистре 17 устанавливается в 1 при первоначальной прокладке логического канала связи с данным идентификатором к процессору с данным индексом через данное устрой ство с первой магистрали на вторую. П.рм этом блок k путем подачи соответствующих управляющих воздействий на четвертый вход коммутатора 19 и на третий вход коммутатора 21 обеспечивает соответственно передачу идентификатора связи с второго выхода буферного регистра 2 через коммутатор 19 на первый вход дешифратора 13 установки и индекса процессора с треть его выхода через коммутатор 21 на вто рой вход дешифратора 13 установки. Дешифратор 13 при наличии на его третьем входе разрешающего сигнала с седьмого выхода блока преобразует поступивший на его первые два входа .двоичный код в унитарный, который обеспечивает установление соответствующего разряда регистра 17 в 1. Таким образом, фиксируется возможность передачи в дальнейшем всех co-i общений процессору-получателю с данным индексом по логическому каналу связи с данным идентификатором через данное устройство с первой магистрали на вторую. Если устанавливаемый логический канал связи должен обеспечивать двусторонний обмен информацией между процессорами, являющимися абонентами логического канала, то одновременно с описанной ранее процедурой установки в 1 маркера в регистре 17 в данном устройстве производится установка в 1 соответствующего маркера в регистра 18, Для этого вновь выбранный свободный идентификатор с выхода блока 6 подается через коммутатор 20 на первый вход дешифратора lA установки. Индекс процессораисточника из буферного регистра 2 через блок подается на второй вход коммутатора 22 и далее с его выхода поступает на второй вход дешифратора . Дешифратор преобразует поступивший на его первые два входа двоичный код в унитарны, с помощью которого производится установка в 1 соответствующего маркера в регистре 18, благодаря чему в последующих сеансах вязи и в обратном направлении по логическому каналу связи обеспечивается всегда выбор одного маршрута, ведущего только к адресуемому процессору, а не ко всем процессорам, подключенным к данному логическому каналу. Сброс маркеров 8 регистрах 17 и 18 производится при разрушении логического канала с конкретным идентификатором, ведущего к процессору с конкретным индексом. При поступлении специальной команды разрушения логического канала в буферный регистр 2 идентификатор и индекс процессора соответственно через коммутаторы 19 и 21 поступают на первые два входа первого дешифратора 15 сброса. При наличии разрешающего сигнала с седьмого выхода блока k дешифратор 15 формирует унитарный код, который обеспечивает сброс в О соответствующего разряда в регистре 17Если логическийканал был двусторонним, то для сброса соответствую)цего разряда в регистре 18 считываемый с выхода блока 10 идентификатор, действующий на второй магистрали, передается через коммутатор 20 на первый вход дешифратора 16 сброса. Индекс процессора-источника транслируется с 139 первого выхода буферного регистра 2 через блок Ц на второй вход коммутатора 22, с выхода которого он поступает на второй вход дешифратора 16, который в свою очередь формирует уни тарный код, обеспечивая тем самым сброс в О необходимого маркера в регистре 18. , Таким образом, при использовании предлагаемого устройства в многопроцессЪрной системе увеличивается пропускная способность системы при обме не информацией между процессорами за счет обеспечения возможности автоматике ческогр выбора при передаче информации по логическому каналу связи такого маршрута, при котором данные передаются только процессору-поny4aTejFBO, а не ко всем процессорам, связанным одним логическим каналом. Введение автоматической маршрутизации при обмене информацией по одному логическому каналу связи, к которому может быть подключено много процессоров, делает эффективным применение таких многоабонентских каналов связи для организации взаимодействия совокупности процессоров при совместном решении одной задачи. Использование мно гоабонентских логических каналов связи при межпроцессорном обмене информацией позволяет зн ачительно повысить уровень распаралпелиВания вычислений между процессорами при одновременном решении множества подзадач. При одном и том Же чис1 свободных идентификаторов для установления логических каналов связи в каждом устройстве систе мы в случае использования автоматичес кой маршрутизации межпроцессорный об.мен информацией по различным логическим каналам связи может вестись с большей интенсивностью, так как для передачи каждого сообщения адресату необходимо загружать меньшее число устройств системы. Формула изобретения 1. Устройство для сопряжения процессоров, содержащее регистр идентификации адреса, два буферных регистра связи, два блока идентификации свяэи, блок управления, два дешифратора идентификаторов связи и два блока регистровой памяти, причем первый 1ВЫХОД первого буферного регистра свя4;Эи соединен с первыми входами второго буферного регистра связи и блока 1управления, первый вход первого буферного регистра связи соединен с вторым входом второго буферного регистра связи и первым выходом блока управления, первый выход второго буферного регистра связи подключен к вторым входам первого буферного регистра связи и блока управления; третьи входы первого и второго регистров связи подключены соответственно к. выходам первого и второго блоков идентификации связи, входы-выходы которых соединены соответственно с первым и вторым входами-выходами блока управления, третий вход-выход которого соединен с входом-выходом регистра идентификации адреса, четвертые входы первого и второго буферных регистров связи подключены соответственно к выходам первого и второго блоков регистровой памяти, первые входы которых соединены соответственно с вторым и третьим выходами блока управления, четвертый выход которого подктючен .к вторым входам первого и второго блоков регистровой памяти, третьи входы которых соединены соответственно с выходами первого и второго дешифрато,ра идентификаторов связи, входы которых соединены соответственно с вторыми выходами второго и первого буфер-, ных рёгистров связи, .отличающееся тем, что, с целью увеличения пропускной способности, в устройство введены два блока выбора маршрута, каждый из которых содержит дешифратор установки, дешифратор сброса, регистр .маршрутизации коммутатор идентификаторов связи, коммуд атор индексов процессоров и коммутатор маркеров, причем первые, вторые, третьи и четвертые входы коммутаторов идентификаторов связи первого и второго блоков выбора маршрута соединены соответственно с вторыми выходами, четвертыми и третьими входами первого и второго буферных регистров связи и пятым и шестым выходами блока управления , первые и вторые входы и выходы коммутаторов маркеров первого и второго блоков выбора маршрута соединены соответственно с вторыми и третьими выходами первого и второго буферных регистров связи и третьим и четвертым входами блока управления, первые входы коммутаторов индексов процессоров первого и второго блоков выбора маршрута подключены соответственно к третьим выходам первого и второго буферных регистров связи, вторые входы - к первому выходу блока управления , третьи входы соответственно к пятому и шестому выходам блока управления, а выходы - соответственно к первым входам дешифраторов установки и дешифраторов сброса одноименных блоков выбора маршрута, вторые входы которых соединены соответственно ci выходами коммутаторов идентификаторов связи одноименных блоков выбора маршрута, а выходы - соответственно с первыми и вторыми входами регистров маршрутизации одноименных блоков выбора маршрута, выходы которых подключены соответственно к третьим входам коммутаторов маркерЬв одноименных блоков выбора маршрута, третьи входы дешифраторов установки пе.звого и второго блоков выбора маршрута соединены соответственно с седьмым выходом блока управления, восьмым выходом подключенного к третьим входам дешифраторов сброса первого и второго блоков выбора маршрута.

2. Устройство по п. 1, о т л и чающееся тем, что блок управления содержит регистр адреса микрокоманд и арифметико-логический узел,первые

и вторые входы которых являются соответственно первым и вторым входами блока, коммутатор адреса, коммутатор условий и память микрокоманд, причем группа выходов памяти микрокоманд соединена с четвертым-восьмым выходами, блока, вход и первый выход - соответственно с выходом регистра адреса микрокоманд и первым входом коммутатора адреса, выходом подключенного к третьему входу регистра адреса микрокоманд а вторым входом - к выходу коммутатора условий, первые-четвертый входы которого соответственно соединены с третьим и четвертым входами блока, вторым выходом памяти микрокоманд и первым выходом арифметико-логического узла, третий вход которого подключен к третьему выходу памяти микрокоманд, а четвертый, пятый, шестой входы и группа выходов - соответственно к первому, второму и третьему входамвыходам и первсжу, второму и третьему выходам блока.

Источники информации, jпpинятыe во внимание при экспертизе 1. Авторское свидетельство СССР №633022, кл. G 06 F 15/16, 1976.

2. Авторское свидетельство СССР № , кл. G Об F 3/04. 1977 (прототип) .

фиг. Z

Г

iff

48