УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ Российский патент 1994 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах.

Цель изобретения - расширение функциональных возможностей устройства за счет возможности перемножения n чисел (n > 2).

На чертеже показана блок-схема устройства для умножения чисел.

Устройство содержит сумматор 1, блок 2 памяти экспоненты (БПЭ) и блоки 3 памяти логарифма (БПЛ). Входы старших разрядов сумматора 1 являются входами 4 порядков операндов устройства, а его выходы старших разрядов являются выходами 5 порядка результата устройства. Входы БПЛ 3 являются входами 6 мантисс операндов устройства, а их выходы подключены соответственно к входам младших разрядов сумматора 1, выходы младших разрядов которого соединены с входами БПЭ 2, чьи выходы являются выходами 7 мантиссы результата устройства. К входу младшего из старших разрядов сумматора 1 подключена также шина 8 значения "1".

Устройство работает следующим образом.

Умножение чисел, представленных в форме с плавающей запятой, с использованием операций логарифмирования и экспоненцирования реализуется по следующему алгоритму:
Z = x₁x₂... x_n = 2^Px1m_x1 x
x 2^Px2 m_x2... 2^Pxn m_x=
= 2^x
x m_x1m_x2...m_xn;
P_z = P_x1 + P_x2 + ... + P_xn + c ;
m_z = m_x1 m_x2... m_xn =
= exp₂(log₂m_x1 + log₂m_x2 + log₂m_xn - с);
m_x1, m_x2,..., m_xn ∈ [1/2, 1];
c = E_nt(log₂m_x1 + log₂m_x2 +... + log₂m_xn).

По значениям мантисс m_x1, m_x2, m_x3, m_x4, m_xn операндов соответственно из БПЛ 3 выбираются значения log₂m_x1, log₂m_x2, log₂m_x3,..., log₂m_xn и подаются на входы младших разрядов сумматора 1. Одновременно с этим порядки Р_х1, Р_х2... P_xn операндов поступают на входы старших разрядов сумматора 1. Таким образом. в сумматоре 1 вычисляются в младших разрядах A = =log₂m_x1 + log₂m_x2 + log₂m_x3 + log₂m_x4 + +log₂m_xn - С, в старших разрядах P_z = P_x1 + +P_x2 + ... + P_xn + С, где С - сумма переносов из младших разрядов.

Значение P_z (порядок результата) из старших разрядов сумматора 1 подается на выходы 5 порядка результата устройства. По значению A младших разрядов сумматора 1 на БПЭ 2 выбирается значение экспоненты, т.е. мантисса результата m_z = exp₂A, и подается на выход 7 мантиссы результата устройства.

Значения мантисс в БПЭ 2 хранятся в нормализованном виде, исходя из следующих соображений. В младших разрядах сумматора 1 вычисляется значение А, которое всегда больше нуля и меньше единицы, т.е. 0 < A < 1. В БПЭ 2 должны храниться значения m_z = 2^A, которые при 0 < A < 1 всегда больше единицы и меньше двух, т.е. 1 < 2^A < 2, а это значит, что всегда перед запятой единица. Следовательно, в БПЭ 2 можно хранить значения 2^A, заранее сдвинутые вправо на один разряд, т.е. заранее нормализованные. При этом для коррекции значения порядка результата содержимое старших разрядов сумматора 1 суммируется с единицей, подаваемой на шину 8.

Изобретение может быть использовано в цифровых вычислительных машинах и специализированных вычислительных устройствах и обеспечивает высокое быстродействие и простоту конструкции при отсутствии блока управления. Достигается это введением блоков памяти логарифма. Блок-схема устройства содержит сумматор 1, блок 2 памяти экспоненты и блоки 3 памяти логарифма. Входы старших разрядов сумматора 1 являются входами порядков операндов устройства, а его выходы являются выходами порядка результата. Входы блоков памяти логарифма являются входами мантисс операндов устройства, а их выходы подключены к входам младших разрядов сумматора 1, выходы которых соединены с входами блока 2, выходы которого являются мантиссой результата. 1 ил.

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее первый и второй блоки памяти логарифма, сумматор и блок памяти экспоненты, входы которого подключены к выходам младших разрядов сумматора, входы младших разрядов которого соединены с входами первого и второго блоков памяти логарифма, входы которых соедингены с входами мантисс соответствующих операндов устройства, входы первого и второго операндов устройства соединены с входами страших разрядов, выходы старших разрядов являются выходами порядка результата устройства, выходы блока памяти экспоненты соединены с выходами мантиссы результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей перемножения n чисел (n > 2), в него введены блоки памяти логарифма с третьего по n-й, входы которых соединены с входами мантисс соответствующих операндов устройства, а выходы подключены к входам младших разрядов сумматора, входы порядков операндов устройства с третьего по n-й и шины значения "1" устройства подключены к входам старших разрядов сумматора.