Устройство для суммирования чисел в дополнителььном коде с плавающей запятой Советский патент 1993 года по МПК G06F7/50 

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств вычислительных машин с плавающей запятой.

Цель изобретения-повышение быстродействия.

Существенным отличием предложенного устройства является использование в блоке сложения (К + 2) 2К-разрядных сумматора (где К п + 1, п - разрядность мантисс слагаемых) на которых происходит подготовка (К + 2) 2К-разрядных сумм мантисс Si,

SaSK + 2. Причем сдвиг мантисс чисел А

и В на сумматорах относительно друг друга происходит на два разряда, т.к. в блоке сдвига осуществляется предварительный сдвиг на один разряд мантисс первого и второго слагаемых в сторону младших разрядов при значении младшего разряда модуля, равном логической единице (в случае логического нуля сдвиг мантисс не происходит).

В блоке коммутаторов под управлением старших разрядов модуля и знака выделяется единственный правильный результат суммирования.

Следовательно, в предложенном устройстве совмещаются во времени процессы формирования старших разрядов модуля (для сдвига мантисс) и сложения мантисс, т.е. совмещаются во времени операции, выполняемые в прототипе последовательно, что приводит к повышению быстродействия. Кроме того, блок сдвига в заявляемом устройстве функционирует в среднем в п/2 раз быстрее, чем блок сдвига прототипа.

На фиг. 1 представлено устройство для суммирования чисел в дополнительном коде с плавающей запятой, которое содержит регистры 1 и 2 первых и вторых слагаемых соответственно, блок сравнения экспонент 3, блок сдвига 4, блок сложения 5, блок коммутаторов 6, блок селекции и передачи 7.

Выходы разрядов экспонент регистров 1 и 2 соединены с первым и вторым входами блока 3, выход которого соединен с входом управления сдвигом блока 4, выход которого соединен с входом блока 5, выход блока

сл

с

оо

со

GO СО

О

7 соединен с выходом устройства и с первыми входами регистров 1 и 2, вторые входы которых соединены с входами слагаемых устройства, первый и второй информационные входы блока 4 соединены с выходами разрядов мантисс регистров 1 и 2, выходы разрядов модуля и знака блока 3 соединены с управляющими входами блока 6, информационные входы которого соединены с выходами блока 5, выход блока 6 соединен с информационным входом блока 7, управляющий аход которого соединен с выходом блока 3.

Устройство работает следующим образом..t

Поступающие на входы регистров 1 и 2 слагаемые А 2х и В 2У запоминаются на время, необходимое для выполнения операции их алгебраического сложения в дополнительном коде. Экспоненты X и Y с выходов регистров поступают на входы блока 3, где они сравниваются (вычисляется в дополнительном коде т.н. выравнивающая разность X - Y); большая по модуля экспонента сохраняется. Знак и модуль выравнивающей разности также сохраняются и далее используются в качестве критерия выбора, из предварительно заготовленных сумм коэффициентов А и В соответствующей суммы.

Коэффициенты А и В с выходов регистров 1 и 2 поступают соответственно на первый и второй информационные входы блока 4, а не его вход управления поступают прямое и инверсное значения младшего разряда модуля выравнивающей разности. Блок 4 включает узел сдвига мантиссы А и узел сдвига мантиссы В. Функциональная схема узла сдвига мантиссы А показана на фиг. 2. Узел сдвига мантиссы А состоит из п н- 1 элементов 2 -2И -2ИЛИ. На первые входы каждого первого элемента И всех элементов 2 - 2И - 2ИЛИ поступает инверсное значение младшего разряда модуля выравнивающей разности rhpi. На первые входы каждого второго элемента И всех элементов 2 - 2И - 2ИЛИ поступает прямое значение младшего разряда модуля выравнивающей разности mpi. На вторые входы каждого первого элемента И элементов 2 - 2И - 2ИЛИ с номерами 1 - п поступают соответственно разряды с первого по n-й мантиссы А : пд1, .... тдп; на второй вход первого элемента И элемента 2 - 2И - 2ИЛИ с номером п + 1 поступает логический 0. На вторые входы каждого второго элемента И элементов 2 - 2И - 2ИЛИ с номерами 2 - п + 1 поступают соответственно разрядц мантиссы А; ПЛАТтдп. На второй вход второго

элемента И элемента 2 - 2И - 2ИЛИ с номером 1 поступает логический О,

Аналогично углу сдвига мантиссы А устроен узел сдвига мантиссы В. Узел сдвига мантиссы А функционирует

следующим образом.

При значении младшего разряда модуля выравнивающей разности, равном логическому нулю (в этом случае значение mpi

0

равно логическому нулю, a mpi - логической

единице) к выходам элементов 2 - 2И- 2ИЛИ подключаются выходы первых элементов И всех элементов 2 - 2И - 2ИЛИ и сдвига мантиссы А в сторону младших раз5 рядов не происходит. При значении младшего разряда модуля выравнивающей разности, равном логической единице (в этом случае значение mpi равно логической единице, a-rripi - логическому 0) к выходам

0 элементов 2 - 2И - 2ИЛИ подключаются выходы вторых элементов И всех элементов 2 - 2И - 2ИЛИ и происходит сдвиг мантиссы А на один разряд в сторону младших разрядов. На выходах элементов 2 - 2И - 2ИЛИ

5 формируются разряды mci, ..., плсп+1, где mci - первый разряд, тсп+1 - (п + 1)-й разряд мантиссы С, которая поступает на выход блока 4,

Аналогично узлу сдвига мантиссы А

0 функционирует узел сдвига мантиссы В. На его выходах формируется мантисса D разрядностью п ч- 1, поступающая на выход блока 4.

Мантиссы С и D поступают на вход бло5 ка 5, На чертеже 3 показана функциональная схема блока 5, где

то1 1-й разряд мантиссы D; mon+1 - (п + 1)-й разряд мантиссы D; msi/1 - 1-й разряд мантиссы S первой

0 заготавливаемой суммы;

ms2n+2/l - (2п + 2)-й разряд мантиссы S первой заготавливаемой суммы;

msi/K+2 - 1-й разряд мантиссы S (К + 2)-й заготавливаемой суммы;

5 . mSn2/K+2 - (2п + 2)-й разряд мантиссы S (К + 2)-й заготавливаемой суммы.

Блок 5 работает следующим образом. На сумматорах 1 - К/2 + 1 (где К п + 1) происходит заготовка (К/2 + 1) 2К-разряд0 ных сумм Si, 82,..., 8к/2 + 1 при условии, что мантисса D остается неподвижной, а мантисса С последовательно сдвигается на два разряда: 0, 2, 4,.... К разрядов.

5 На сумматорах К/2 + 2 - К + 2 происходит заготовка (К/2 + 1) 2К-разрядных сумм 5к/2 + 2, 5к/2 + з, ..., SK + 2 при условии, что мантисса С остается неподвижной, а мантисса D последовательно сдвигается на два разряда: 0, 2. 4К разрядов.

. На выход блока 5 одновременно поступают 2К-разрядные суммы: Si, 82. 5з, .... .

Таким образом, блок 5 заготавливает суммы мантисс С и D в количестве К + 2, где К-п + 1.

Прямое и инверсное значения знака выравнивающей разности и старшие разряды (без младшего) модуля выравнивающей разности поступают на управляющие входы блока 6. (К + 2) предварительные суммы поступают на информационные входы блоха 6.

Блок 6 включает 2К отдельных, идентичных по структуре, коммутаторов типа муль- типлексор. В общем случае каждый нестробируемый коммутатор имеет 2F н- L входов (F прямых и F обратных входных переменных, с помощью которых Формируется адрес входного канала, и 1 2 канальных входов при полной дешифрации входных переменных) и один выход (выход- ной канал), на котором появляется сигнал с выбранного входного канала. Структура данного коммутатора может быть реализована на элементе: (F + 1)И - ШЛИ.

Для стробирования коммутатора необходимо в каждую схему И добавить еще по одному входу,

В блоке 6 происходит выбор нужной предварительной суммы следующим обра- зом: при X Y выбирается результат мз сформированных предварительных сумм, где мантисса D сдвигается относительно мантиссы С, при X Y выбирается результат из сформированных предварительных сумм, где мантисса С сдвигается относительно мантиссы D. Конкретный результат выбора зависит от величины модуля выравнивающей разности, показывающей на сколько разрядов одна м антисса сдвинута относительно другой.

Выбранная предварительная сумма мантисс с выхода блока 6 поступает на входы разрядов мантиссы блока 7, большая экспонента поступает на входы разрядов экспоненты блока 7. В блоке 7 происходит коррекция сумм мантисс и экспонент во избежание переполнения.

Результат операции передается на выход устройства и может быть загружен в один из регистров 1 или 2 для осуществления конвейерной обработки, если один результат используется в качестве операнда для следующей операции.

В заявляемое устройство регистры первого и второго слагаемых, блок сравнения экспонент, блок сдвига, блок селекции и передачи внесены мз прототипа без изменения их функционального назначения.

По сравнению с прототипом заявляемое устройство дополнительно содержит блок коммутаторов. Кроме того, блок сложения содержит (К 2) 2К-рэзрядных сумматора, где К п + 1, п - разрядность мантисс слагаемых. Именно это усложнение в совокупности с введенными новыми связями позволяет получить предложенному устройству преимущества в быстродействии,;

Фор мула изобретения

Устройство для суммирования чисел в дополнительном кеде с плавающей запятой, содержащее регистры первого и второго слагаемых, блок сравнения экспонент, блок сдвига, блок сложения, блок селекции и передачи, причем выходы разрядов экспонент регистров первого5/ второго слагаемых соединены с первым и вторым.входами блока сравнения экспонент, выход которого соединен с входом управления сдвигом блока сдвига, выход которого соединен с входом блока сложения, выход блока селекции и передачи соединен е выходом устройства и с первыми входами регистров первого и второго слагаемых, вторые входы которых соединены с входами слагаемых устройства, отличающееся тем, что, с целью повышения быстродействия, устройство содержит блок коммутаторов, блок сложения содержит (К - - 2) 2К-разрядных сумматора, где К .n + I, n - разрядность мантисс слагаемых, причем первый и второй информационные входы блока сдвига соединены с выходами разрядов мантисс регистров первого и второго слагаемых, выходы разрядов модуля и знака блока сравнения экспонент соединены с управляющими входами блока коммутатора, информационные входы которого соединены с выходами блока сложения, выход блока коммутаторов соединен с информационным входом блока селекции и передачи, управляющий вход которого соединен с выходом блока сравнения экспонент.

8х.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств вычислительных машин с плавающей запятой. Целью изобретения является повышение быстродействия. Устройство содержит регистры 1, 2 первого и второго слагаемых, блок 3 сравнения экспонент, блок 4 сдвига, блок 5 сложения, блок 6 коммутаторов, блок 7 селекции и передачи. 2 ил.

34

фц&1