УСТРОЙСТВО СИНХРОНИЗАЦИИ ЦИФРОВЫХ ПОТОКОВ Российский патент 1996 года по МПК H04L7/08 

Изобретение относится к электросвязи и может быть использовано в цифровых системах передачи или коммутации, где необходимо обеспечивать синфазность однотипных плезиохронных цифровых потоков или синхронных потоков, имеющих различное время распространения по линии связи.

Известно устройство синхронизации, содержащее приемный регенератор, блок памяти, тактовый генератор, блок выделения фазирующих импульсов, блок цикловой синхронизации, блок коррекции частоты записи и блок выбора режима фазирования.

Однако известное устройство не обеспечивает перезапись первичных цифровых потоков, не имеющих "пауз".

Наиболее близким по технической сущности является устройство синхронизации плезиохронных сигналов, содержащее приемный регенератор, опознаватель фазирующих импульсов, блок цикловой синхронизации, тактовый генератор, блок памяти, счетчик импульсов, коммутатор, блок совпадения, триггер и временной детектор.

Однако известное устройство не обеспечивает синфазности транслируемого цифрового потока, так как эта задача решается только за счет "привязки" адресных сигналов записи информации с моментами следования в цифровом сигнале циклового синхронизирующего сигнала.

Цель изобретения обеспечение синфазности транслируемого потока при одновременном упрощении устройства.

На фиг.1 представлена структурная электрическая схема устройства синхронизации цифровых потоков; на фиг.2 временные диаграммы, поясняющие работу устройства; на фиг. 3 вариант выполнения первого временного детектора; на фиг. 4 вариант выполнения второго временного детектора; на фиг.5 схема тактируемого реле времени.

Устройство синхронизации цифровых потоков содержит первый счетчик импульсов 1, первый временной детектор 2, первый коммутатор 3, второй временной детектор 4, второй коммутатор 5, блок 6 памяти, тактируемое реле 7 времени, второй счетчик импульсов 8, блок 9 формирования сигналов, ключ 10, приемник 11 циклового синхросигнала, параллельно последовательный регистр 12, первый дешифратор 13, второй дешифратор 14. Первый временной детектор 2 содержит дифференцирующий блок 15, элемент И 16, последовательный регистр 17 сдвига. Второй временной детектор 4 содержит дифференцирующий блок 18, элемент И 19. Тактируемое реле 7 времени содержит последовательный регистр 20, RS-триггер 21, элемент И 22, счетчик 23.

Устройство синхронизации цифровых потоков работает следующим образом.

Входной цифровой поток и сопровождающая его тактовая последовательность через сигнальный и второй тактовый входы поступают на приемник 11 циклового синхросигнала, имеющего фиксированные структуру и период повторения. Указанная тактовая последовательность через ключ 10 поступает на стробирующий вход второго дешифратора 14 и на тактовый вход второго счетчика импульсов 8, вырабатывающего на своих выходах адресные сигналы записи информации, поступающие далее на вторые адресные входы второго коммутатора 5.

Адресные сигналы считывания информации вырабатываются первым счетчиком импульсов 16, работающим от синхронной тактовой последовательности, поступающей через первый тактовый вход. Эти сигналы поступают через выходы первого счетчика импульсов 1 на первые адресные входы второго коммутатора 5. Моменты считывания информации определяются сигналом "чтение" с первого выхода первого дешифратора 13. Записываемая информация в виде n битных блоков с первых выходов приемника 11 циклового синхросигнала поступает на информационные входы блока 9 формирования сигналов, в котором длительность каждой посылки затягивается до n тактовых интервалов и в таком виде поступает на информационные входы блока 6 памяти. Моменты записи блоков информации определяются сигналом "запись", появляющимся на выходе первого коммутатора 3. При этом на адресные выходы второго коммутатора 5 проходят адресные сигналы с второго счетчика импульсов 8. В моменты "чтение" информации на адресных выходах второго коммутатора 5 присутствуют адресные сигналы первого счетчика импульсов 1 и в эти моменты на выходах блока 6 памяти появляются считанные из него блоки информации, которые поступают далее на информационные входы параллельно-последовательного регистра 12.

В каждый момент "чтение" в параллельно-последовательный регистр 12 параллельно записывается блок информации, а в остальные (n-1) тактовых интервалов происходит последовательный сдвиг информации. Тактовая последовательность, необходимая для параллельной записи и сдвига информации, поступает через тактовый вход параллельно-последовательного регистра 12. На выходе параллельно-последовательного регистра 12 появляется выходной сигнал в виде непрерывной последовательности, аналогичный входному сигналу, поступающему на сигнальный вход устройства. Приемник 11 циклового синхросигнала фиксирует моменты его появления во входном сигнале и именно в эти моменты осуществляет начальную установку второго счетчика импульсов 8 через его установочный вход. При отсутствии во входном цифровом сигнале циклового синхросигнала установка второго счетчика импульсов 8 не производится и в этом случае выходной сигнал оказывается синхронным, но не синфазным. Компенсация плезиохронности двух тактовых последовательностей или взаимного дрейфа их фаз в синхронном режиме работы осуществляется путем изменения момента записи информации, осуществляемого посредством первого временного детектора 2 и первого коммутатора 3.

Этот процесс может быть пояснен с помощью временных диаграмм, изображенных на фиг.2 для случая разбиения сигнала на восьмибитные блоки (N 8).

На диаграмме 2а изображен сигнал, поступающий с второго выхода первого дешифратора 13 на первый вход первого временного детектора 2. В этом сигнале в тактовом интервале 8 производится чтение информации и этот же сигнал присутствует на первом выходе первого дешифратора 13. На диаграммах 2б и 2в изображены две последовательности записи, вырабатываемые вторым дешифратором 14 на своих первом и втором выходах. Биты блоков информации в этом случае соответствуют диаграмме 2 г. Если последовательность б не совпадает по времени с заштрихованной областью последовательности а, то первый коммутатор 3 пропускает на свой выход последовательность б и запись информации в блок 6 памяти происходит в моменты времени, определяемые последовательностью б. В плезиохронном режиме работы последовательность б с течением времени смещается относительно диаграммы а и в какой-то момент времени может занять положение б'. Это состояние фиксируется первым временным детектором 2, который вырабатывает сигнал, переключающий первый коммутатор 3 в такое состояние, при котором на его выход проходит последовательность в', и запись блоков информации происходит в моменты времени, определяемые диаграммой в'. При этом нарушения порядка записи информации не происходит, так как моменты изменения адресных сигналов записи совпадают с фронтами записываемых блоков информации (диаграммами г или г') и при этом номера записываемых блоков информации (по адресным сигналам второго счетчика импульсов 8) не зависят от самих моментов записи.

Упорядоченные проскальзывания при плезиохронной работе и взаимная фазировка (при необходимости) первого и второго счетчиков импульсов 1 и 8 в синхронном режиме работы осуществляются вторым временным детектором 4 и тактируемым реле 7 времени следующим образом. С третьего выхода первого дешифратора 13 на первый вход второго временного детектора 4 поступает импульс заранее выбранной длительностью (несколько единиц или десятков тактовых интервалов) симметрично расположенных относительно одного из фронтов старшего разряда первого счетчика импульсов 1. На второй вход второго временного детектора 4 поступает сигнал старшего разряда второго счетчика импульсов 8.

При совпадении во времени указанных сигналов на выходе второго временного детектора 4 появляется управляющий сигнал, по которому тактируемое реле 7 времени формирует импульс длительностью один или несколько сверхциклов транслируемого сигнала. По этому сигналу ключ 10 закрывается и на тактовый вход второго счетчика импульсов 8 и стробирующий второй вход дешифратора 14 в течение этого промежутка времени не поступает тактовая последовательность. Благодаря этому временной сдвиг между адресными сигналами записи и считывания увеличивается. При этом в выходном сигнале целиком исключается информация одного (или нескольких) сверхцикла. Однако потерь цикловой или сверхцикловой синхронизации у потребителя транслируемого цифрового сигнала не наблюдается, а происходит лишь некоторое увеличение шумов. Однако с этим возрастанием шумов можно не считаться, так как в плезиохронном режиме работы исключения блоков информации будут происходить весьма редко, а в синхронном режиме работы такие исключения могут иметь место только после включения аппаратуры.

Таким образом, моменты следования циклового синхросигнала в транслируемом потоке жестко связываются с начальным состоянием второго счетчика импульсов 8. Благодаря этому, меняя временное положение импульса установки первого счетчика импульсов 1, можно управлять фазировкой выходного сигнала. В системах цифровой коммутации однотипных цифровых потоков (например, первичных со скоростью 2048 кбит/с) необходимо поддерживать синфазными многие цифровые потоки, имеющие различные пути распространения.

Первый временной детектор 2 работает следующим образом.

При совпадении во времени сигналов на первом и втором входах на выходе элемента И 16 появляется импульс, переводящий последовательный регистр 17 в нулевое состояние. На информационный вход регистра 17 поступает сигнал логической единицы и на выходе второго разряда регистра 18 формируется сигнал логического нуля при наличии на выходе элемента И 16 импульсов, а при их отсутствии вырабатывается сигнал логической единицы.

Второй временной детектор 4 работает следующим образом.

Дифференцирующий блок 18 вырабатывает узкий импульс на месте соответствующего фронта сигнала старшего разряда второго счетчика импульсов 8. При совпадении во времени сигналов, действующих на входе элемента И, на его выходе появляется импульс, включающий тактируемое реле 7 времени, работающее в ждущем режиме. Импульс с выхода второго временного детектора 4 включает тактируемое реле 7 времени, а отключение его происходит после прохождения заданного числа тактовых импульсов.

На приводной схеме тактируемого реле 7 времени последовательности регистр 20 служит для привязки импульсов пуска реле к тактовой последовательности.

Использование: в электросвязи в цифровых системах передачи или коммутации, где необходимо обеспечивать синфазность однотипных цифровых полезнохронных потоков или синхронных потоков, имеющих различное время распространения по линии связи. Сущность изобретения: для обеспечения синфазности транслируемого потока устройство содержит первый, второй счетчики 1,8 импульсов, первый, второй временные детекторы 2,4, первый, второй коммутаторы 3,5, блок 6 памяти, тактируемое реле 7 времени, блок 9 формирования сигналов, ключ 10, приемник 11 циклового синхросигнала, параллельно-последовательный регистр 12, первый и второй дешифраторы 13,14. 5 ил.

УСТРОЙСТВО СИНХРОНИЗАЦИИ ЦИФРОВЫХ ПОТОКОВ, содержащее первый коммутатор, первый счетчик импульсов, тактовый вход которого является первым тактовым входом устройства, а также первый временной детектор, блок памяти, к входу записи которого подключен выход первого коммутатора, и приемник циклового синхросигнала, первый вход которого является сигнальным входом устройства, отличающееся тем, что в него введены второй счетчик импульсов, ключ, первый и второй дешифраторы, второй временной детектор, тактируемое реле времени, блок формирования сигналов, параллельно-последовательный регистр и второй коммутатор, адресные выходы которого подключены к адресным входам блока памяти, к информационным входам которого подключены выходы блока формирования сигналов, при этом выходы первого счетчика импульсов подключены к первым адресным входам второго коммутатора и входам первого дешифратора, первый выход которого подключен к входу чтения блока памяти, к входу разрешения считывания параллельно-последовательного регистра и входу разрешения считывания адреса чтения второго коммутатора, к вторым адресным входам которого, а также к входам второго дешифратора подключены выходы второго счетчика импульсов, тактовый вход которого соединен со стробирующим входом второго дешифратора и выходом ключа, тактовый вход которого соединен с тактовым входом приемника циклового синхросигнала и является вторым тактовым входом устройства, при этом второй и третий выходы первого дешифратора подключены к первым входам соответственно первого и второго временных детекторов, выходы которых подключены соответственно к первому входу первого коммутатора и управляющему входу тактируемого реле времени, тактовый вход которого соединен с тактовыми входами первого счетчика импульсов, параллельно-последовательного регистра и входом стробирования первого дешифратора, а выход тактируемого реле времени подсоединен к информационному входу ключа, при этом первый выход второго дешифратора подключен к вторым входам первого временного детектора и первого коммутатора, выход которого подключен к входу записи блока формирования сигналов, и управляющему входу которого и третьему входу первого коммутатора подключен второй выход второго дешифратора, а первые выходы приемника циклового синхросигнала подключены к информационным входам блока формирования сигнала, при этом выходы блока памяти подключены к информационным входам параллельно-последовательного регистра, а второй выход приемника циклового синхросигнала подключен к установочному входу второго счетчика импульсов, старший разряд выходов которого подключен к второму входу второго временного детектора, причем второй вход первого счетчика импульсов является установочным входом устройства, выходом которого является выход параллельно-последовательного регистра.