Устройство ввода асинхронного цифрового потока Советский патент 1989 года по МПК G06F13/00 

Фие. 7

Изобретение откосится к ВЫЧИСЛИТЕЛЬНОЙ технике} в частности к устройствам сопряжения, и может быть использовано в цифровых системах передачи информации.

Целью изобретения является упрощение устройства.

На фиг. 1 представлена блок-схема устройства) на фиг. 2 - схема блока формирования адреса считывания.

Устройство содержит (фиг. 1) временной детектор 1, фильтр 2 нижних частот, генератор 3, управляемый напряжением, блок 4 синхронизации и формирования адреса, блок 5 синхронизации, счетчик 6, блок 7 формирования адреса считывания, оперативный запоминающий блок 8, первый блок

9задержки, второй и первый регистры

10и 11 сдвига и второй блок 12 задержки ,

Блок 7 формирования адреса считывания содержит (фиг. 2) первый, второй и третий счетчики 13-15, первый и второй элементы И 16 и 17, элемент ИЛИ 18 и элемент И-НЕ 19.

В качестве блока 4 синхронизации и формирования адреса может использоваться функциональная схема, состоящая из соединенных счетчика-делителя на 512 и двух формирователей сигналов, входящая в состав ячейки цифрового оборудования приема 0-12- АРФ5„231.127 блока аналого-цифрового оборудования АЦО-11 АРФ2.133.075, аппаратуры первичной цифровой системы передачи ИКМ-30-4 АРФ1.233.003X0.

Устройство работает следующим образом,.

Принимаемый групповой цифровой поток, включающий асинхронный компо

5

0

4 синхронизации и формирование адреса. На синхровыходе блока 4 действует в режиме установленного циклового синхронизма узкий (длительностью

в один тактовый интервал) периодически повторяющийся импульс, совпадающий по времени с моментами поступления циклового синхронизирующего сигнала в групповом цифровом потоке. На адресных выходах блока 4 формируются сигналы, совпадающие по времени с отведенными для передачи асинхронного компонентного потока временными позициями, благодаря чему в оперативный запоминающий блок 8 в моменты действия импульсов на его синхронизирующем входе записывается только асинхронный поток, состоящий из основного и дополнительного каналов. В основном канале при использовании двухстороннего стаффинга передаются информационные посылки исходного асинхронного потока, а в дополнительном канале - помехозащищенные (т.е. состоящие из нескольких бит) команды согласования скоростей и биты информации при отрицательном стаффнн- ге. В случае положительного стаффинга для выравнивания скоростей исключается одна временная позиция в основном канале. Команды согласования скоростей передаются циклически и сама их последовательность несет информацию о промежуточных значениях

5 фазовых сдвигов между исходным сиг- налом и импульсной несущей. На счетчик 6 от блока 4 поступает последовательность импульсов, совпадающих по времени с моментами следования

0 в групповом цифровом потоке символов команд согласования скоростей.

5

0

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения, и может быть использовано в цифровых системах передачи информации. Цель изобретения - упрощение устройства. Устройство содержит временной детектор 1, фильтр 2 нижних частот, генератор 3, управляемый напряжением, блок 4 синхронизации и формирование адреса, блок 5 синхронизации, счетчик 6, блок 7 формирования адреса считывания, оперативный запоминающий блок 8, первый блок 9 задержки, второй, первый регистры сдвига 10,11, второй блок задержки 12. Устройство осуществляет прием в последовательном виде цифрового высокочастотного сигнала, осуществляет фазовую автоподстройку, промежуточную буфферизацию и передачу информации на выход. 1 з.п. ф-лы, 2 ил.

нгнтный поток, передаваемый на отве- Счетчик 6 на основе анализа сим-

денных временных позициях групповоговолов команд принимает одно из двух

цифрового потока, поступает на инфор-решений и вырабатывает соответствунационные входы второго регистра 10 45ющий управляющий сигнал, который чесдвига и блока 5 синхронизации, нарез второй блок 12 задержки воздейтактовые входы которых поступает соп-ствует на блок 7 формирования адреровождающий хронирующий сигнал. Ре- са считывания, вырабатывающий адрес-

гистр 10 сдвига преобразует посту-ные сигналы считывания, поступающие

пающий групповой цифровой поток в па- 50затем на соответствующие входы one-

раллельную форму, и далее преобразо-ративного запоминающего блока 8. Такванный сигнал поступает на информационные входы оперативного запоминающего блока 8. Одновременно блок 5 синхронизации обнаруживает в групповом цифровом потоке периодически следующий цикловой синхронизирующий сигнал, пс которому через фазирующий вход осуществпяются фазировка блока

товая последовательность для блока 7 формируется в блоке фазовой автоподстройки частоты, состоящем из вре- менного детектора 1, фильтра 2 нижних частот и генератора 3, управляемого напряжением. На входы временного детектора 1 поступают соответствующие сигналы из наборов адресных

сигналов записи и считывания, в зависимости от фазового сдвига между ними вырабатывается управляющий сигнал, фильтруемый затем с помощью фильтра 2 нижних частот. Частота колебаний, вырабатываемых генератором 3, управляемым напряжением, подстраивается сигналом с выхода фильтра 2 нижних частот.

Выравнивание скоростей записи и считывания информации осуществля- ется за счет коррекции коэффициента деления счетчика 13, входящего в состав блока 7, с учетом принимаемых команд согласования скоростей. При отсутствии импульса на четвертом сигнальном выходе блока 4 с периодичностью, определяемой счетчиками 13 и 14, сигналом с выхода второго элемента И 17 производится уменьшение на единицу коэффициента деления первого счетчика 13. Благодаря этому сокращаются интервалы между импульсами на выходе первого элемента И 16, что при водит к исключению из выходного сигнала устройства символов команд согласования скоростей.

При поступлении импульса с четвертого сигнального выхода блока 4 на входы элемента ИЛИ 18 и элемента ИЯНЕ 19, перекрывающего временную позицию отрицательного стаффинга, коэффициент деления первого счетчика 13 либо однократно не уменьшается на единицу, либо однократно дважды уменьшается на единицу в зависимости от значения команды согласования скоростей. В первом случае в выходной сигнал включается символ, следующий по позиции отрицательного стаффинга, а во втором случае - исключаются указанный символ и еще один символ основного канала. ,В связи с тем, что между моментами записи и считывания информации существует временный сдвиг, значение кото рого до известных пределов не определено, введены блоки 9 и 12 задержки, тактируемые сигналами с выхода блока 7, благодаря чему достигается согласованность моментов выполнения согласования скоростей при считывании информации от оперативного запоминающего блока 8 и не происходит искажений принимаемых информационных сигналов.

Начальная фазировка блока 7 осуществляется фазирующим импульсом

JQ

0 Ј

Q . 0 5

5

блока 4, вырабатываемым на его третьем сигнальном выходе.

Считанный из оперативного запоминающего блока сигнал в параллельной форме поступает на информационные входы первого регистра 11 сдвига сигнала, осуществляющего преобразование сигнала в последовательную фор- -му. Вспомогательные сигналы, необходимые для такого преобразования, формируются блоком 7.

Таким образом, предложенное устройство не требует дополнительной перезаписи выводимого сигнала на равномерные временные позиции.

Формула изобретения

тактовый входы и выход второго блока задержки соединены соответственно с выходом счетчика9 с первым адресным выходом группы выходов блока формирования адреса считывания и с управляющим входом блока формирования адреса считывания, тактовый вход и выход первого блока задержки соединены соответственно с первым адресным выходом группы выходов и с синх- ровходом блока формирования адреса считывания, группа адресных выходов блока формирования адреса считывания Соединена с группой адресных входов считывания оперативного запоминающего блока, выход которого соединен с информационным входом первого регистра сдвига, выход которого является информационным выходом устройства тактовый вход первого регистра сдвига соединен с выходом генератора импульсов и с тактовым входом блока формирования адреса считывания, синх ровыход которого соединен с входом разрешения первого регистра сдвига, адресный выход блока синхронизации и формирования адреса соединен с адресным входом записи оперативного запоминающего блока, информационный вход которого соединен с выходом второго регистра сдвига и с информационным входом счетчика, информационный вход и вход синхронизации второго регистра сдвига соединены с информационным и тактовым входами устройства.

- с первого по третий счетчики, первый, второй элементы И, элемент ИЛИ и эле- «;нт И-НЕ, причем тактовый вход блока соединен с тактовым входом первого счетчика, первый выход которого

соединен с тактовым входом второго счетчика и с первыми входами первогоf второго элементов И, второй выход и вход разрешения первого счетчика соединены соответственно с вторым

5 входом первого элемента И и с выходом второго элемента И, первый лы- ход второго счетчика соединен с тактовым входом третьего счетчика и с первым входом элемента ИЛИ, фазирую0 щий вход блока соединен с входом разрешения третьего счетчика, выход которого соединен с первым адресным выходом группы блока, выход первого элемента И соединен с сигнальным вы5 ходой блока, первый выход второго счетчика соединен с вторым адресным выходом группы блока, второй выход второго счетчика соединен с третьим адресным выходом группы блока и с втоо рым входом второго элемента И, сигнальный вход блока соединен с первым входом элемента И-НЕ и с вторым входом элемента ИЛИ, выход которого соединен с третьим входом второго элемента И, четвертый вход которого соединен с выходом элемента И-НЕ, второй вход которого соединен с упг- равляющим входом блока.

5

gtqiunhJ 9 oudgy J