ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО МАГАЗИННОГО ТИПА Российский патент 1997 года по МПК G11C7/00 

Изобретение относится к области вычислительной техники и может быть использовано в качестве буферного запоминающего устройства в системах сбора и обработки информации, в ЭВМ и комплексах различного назначения для согласования скоростей передачи информации между устройствами.

Известно запоминающее устройство /1/ для упорядоченного хранения, записи и выдачи информации по безадресному принципу в нескольких режимах: запись "сверху вниз" и "снизу вверх" в первую свободную ячейку; чтение в режимах "Магазин", "Бобслей", "Перевернутый магазин", "Перевернутый бобслей".

Каждая ячейка памяти такого устройства для хранения одного разряда информации содержит основной и дополнительный элементы памяти, семь элементов "И", четыре элемента "ИЛИ", два элемента задержки, а также восемь элементов "И" и один элемент "ИЛИ", которые объединены в группы, предназначенные для управления считыванием и очередностью записи информации.

Недостатком устройства является большая сложность накопителя, в результате чего полезная информационная емкость памяти может быть реализована весьма ограниченной (несколько десятков слов) даже при применении совершенной интегральной технологии создания ВИС памяти. Вследствие этого такая память имеет ограниченную сферу применения и является дорогостоящей.

Известно запоминающее устройство магазинного типа /2/, которое выбрано нами в качестве прототипа. Прототип содержит n разрядные ячейки памяти (ЯП) в накопителе магазинного типа и по количеству ЯП узлы выборки (слежения), выходы которых подключены ко входам разрешения чтения (записи) соответствующих ЯП. При этом каждый элемент памяти ЯП содержит первый и второй вентили, первый и второй инверторы, инверторы обратной связи, соединенные между собой и с элементами памяти соседних ЯП соответствующими связями. Каждый узел выборки (сложения) содержит также два инвертора, инверторы обратной связи, схему синхронизации и схему сброса, соединенные между собой и со входами ЯП соответствующими связями. Для синхронизации работы накопителя и узлов выборки предусмотрена последовательность синхронизирующих сигналов, причем сдвиг информации из одной ЯП накопителя в другую осуществляется на первой фазе, а загрузку (чтение) данных на второй.

Устройство-прототип обладает следующими недостатками: ограниченные функциональные возможности, так как оно реализует лишь один тип режима работы FIFO (первым пришел первым обслужен), а также невысокое быстродействие вследствие того, что эквивалентное время записи информации в накопитель требует минимум два такта: один на сдвиг записанной ранее информации, другой собственно на запись. Кроме того, при сдвиге информации имеют место значительные переходные процессы, а также помехи в разрядных и адресных цепях накопителя, связанные с продвижением при записи (чтении) записанной ранее информации в множестве ЯП. Это, в свою очередь, дополнительно приводит к существенной потребляемой накопителем мощности и соответственно к нагреву ВИС, на которых реализовано устройство.

Целью изобретения является расширение функциональных возможностей устройства за счет реализации двух режимов работы (FIFО первым пришел - первым обслужен и LIFO первым пришел последним обслужен), а также повышение быстродействия за счет исключения необходимости продвижения в накопителе записанной ранее информации при реализации режима записи (чтения). При этом обеспечивается продвижение сигналов разрешения записи (чтения) на входах ЯП накопителя магазинного типа, организованного по безадресному принципу.

Схема устройства приведена на фиг. 1. В состав устройства входят: блок 1 накопителя, содержащий ячейки 2 памяти, входы разрешения записи и чтения которых, а также входы и выходы данных и входы сброса подключены к соответствующим одноименным входам и выходам блока накопителя, блок 3 выборки при записи и блок 4 выборки при чтении, содержащие для каждой ячейки памяти накопителя идентичные узлы 5 выборки, блок 6 управления режимом работы накопителя, содержащий управляемый демультиплексор с одного на два направления и для каждого узла 5 блока 4 управляемый мультиплексор 8 с двух на одно направление, шину 9 данных. При этом выходы разрешения выборки при записи блока 3 подключены к соответствующим одноименным входам блока 6 и блока накопителя 1, входы и выходы данных которого соединены с шиной 9 данных. Выходы разрешения выборки при чтении блока 4 соединены с соответствующими одноименными входами блока накопителя 1, вход "Сброс" которого соединен с одноименными входами блока 3 выборки при записи, блока 4 выборки при чтении, блока 6 управления режимом работы и подключения к шине "Сброс" устройства. Входы выбора режима работы LIFO/FIFO (L/F) блоков 3, 4 и 6 также соединены между собой и подключены к шине выбора режима L/F. Входы синхронизации блока 3 и блока 4 соединены между собой и подключены к шине синхронизации F2 устройства, шина управляющего сигнала "Запись" которого подключена к одноименному входу блока 3 выборки при записи, а шина управляющего сигнала "Чтение" соединена с одноименным входом блока 4 выборки при чтении.

Выходы 10 обратной связи блока 4 (по количеству узлов выборки 5 этого блока) подключены к соответствующим входам 11 подготовки режима работы LIFO соответствующих узлов 5 блока 3 выборки при записи, выходы 12 обратной связи которого (по количеству узлов выборки 5 этого блока) соединены со входами 13 подготовки режима работы LIFO соответствующих узлов 5 блока 4, входы 14 настройки режима работы которого для каждого узла 5 соединены с соответствующими одноименными выходами 15 блока 6 управления режимом работы устройства, при этом первый и второй выходы сигналов управляемого сброса блока 6 соединены соответственно с первым и вторым одноименным входами блока 4. Каждый узел 5 выборки имеет выход разрешения выборки при чтении (записи), выход обратной связи, вход управляющего слова чтения (записи), вход выбора режима L/F, вход синхронизации F2, вход установки в единицу, вход обратной связи, вход подготовки режима LIFO, вход установки в ноль, вход настройки режима. При этом для блока 3 вход установки в ноль первого узла 5 (первого сверху на фиг. 1) соединен со входами установки в единицу остальных узлов 5 блока 3 и подключен ко входу "Сброс" блока 3.

Вход подготовки режима текущего (начиная с первого на фиг. 1) узла 5 блока 3 и вход обратной связи последующего узла 5 этого блока для каждой пары узлов соединены между собой и подключены к соответствующему входу 11 обратной связи для текущего узла 5 блока 3. Вход обратной связи первого узла 5 блока 3 (первого сверху на фиг. 1) и вход подготовки режима последнего узла 5 этого блока (пятого сверху на фиг. 1) соединены между собой и подключены к последнему (на фиг. 1 пятому) входу 11 обратной связи блока 3. Выход обратной связи для каждого узла 5 блока 3 соединен с одноименным соответствующим выходом блока 3. Входы управляющего слова "Запись" всех узлов 5 блока 3 соединены между собой и подключены к соответствующему одноименному входу блока 3. Входы выбора режима всех узлов 5 блока 3 также соединены между собой и подключены к соответствующему одноименному входу блока 3, вход синхронизации которого подключен к одноименным входам всех узлов 5 этого блока. При этом вход настройки режима каждого текущего узла 5 блока 3 (за исключением первого сверху на фиг. 1) соединен с выходом разрешения выборки предыдущего узла 5 этого блока, а вход настройки режима первого узла 5 блока 3 соединен с выходом разрешения выборки последнего узла 5 этого блока.

Вход обратной связи текущего узла 5 (начиная с первого сверху на фиг. 1) блока 4 и вход подготовки режима последующего узла 5 для каждой пары узлов этого блока соединены между собой и подключены по входу 13 подготовки режима работы для последующего узла 5 блока 4. При этом вход подготовки режима первого узла 5 и вход обратной связи последнего узла 5 блока 4 соединены и подключены ко входу 13 блока 4 для первого узла 5 этого блока. Входы установки в единицу всех узлов 5 выборки блока 4 (за исключением первого и последнего узлов сверху) соединены и подключены ко входу сигнала "Сброс" блока 4, первый вход сигнала управляющего сброса которого соединен со входом установки в единицу последнего узла 5 и со входом установки в ноль первого узла 5 блока 4, второй вход сигнала управляемого сброса которого соединен со входом установки в ноль последнего узла 5 блока 4 и со входом установки в единицу первого узла 5 блока 4.

Выходы сигналов разрешения чтения каждого узла 5 блока 4 соединены с соответствующими одноименными выходами блока 4, выходы обратной связи которого подключены к соответствующим одноименным выходам всех узлов 5 этого блока. Входы управляющего сигнала "Чтение" каждого узла 5 блока 4 соединены и подключены к соответствующему одноименному входу блока 4, вход выбор режима которого соединен с одноименными входами всех узлов 5, входы синхронизации которых соединены и подключены ко входу синхронизации блока 4, входы 14 настройки режима которого подключены к одноименным соответствующим входам узлов 5 этого блока. Выходы разрешения чтения (записи) блока 4 соединены с соответствующими одноименными входами блока 6, вход выбора режима которого соединен с управляющим входом демультиплексора 7 и с управляющими входами всех мультиплексоров 8, причем информационный вход демультиплексора 7 соединен со входом сигнала сброса блока 6, а его первый и второй выходы подключены соответственно к первому и второму управляемым выходам сброса блока 6, выходы 15 настройки режима которого подключены к соответствующим выходам мультиплексоров 8, первые входы первого (сверху на фиг. 1) и второй вход предпоследнего мультиплексоров 8 соединены между собой и подключены к последнему (по счету сверху на фиг. 1) входу разрешения чтения блока 6, второй вход первого и первый вход третьего мультиплексоров 8 соединены и подключены ко второму входу разрешения чтения блока 6, первый вход разрешения чтения которого соединен с первым входом второго и вторым входом последнего мультиплексоров 8 блока 6, третий вход разрешения чтения которого соединен со вторым входом второго и первым входом предпоследнего (четвертого на фиг. 1) мультиплексоров 8 блока 6, четвертый вход разрешения чтения которого соединен со вторым входом третьего и первым входом последнего (пятого на фиг. 1) мультиплексора 8.

Каждый узел выборки 5, схема которого приведена на фиг. 2, содержит: RS-триггер 16, первую 17, вторую 18 и третью 19 схемы "И", первую 20 и вторую 21 схемы "ИЛИ". При этом нулевой выход триггера 16 подключен к первому входу первой схемы "И"17, второй вход которой соединен во входом управляющего сигнала "Чтение" ("Запись"), а выход первой схемы "И"17 соединен с первым входом второй схемы "И"18, первым входом третьей схемы "И"19 и с выходом сигнала разрешения выборки узла 5. Вход "Выбор режима" узла 5 соединен со вторым входом второй схемы "И"28, выход которой подключен к выходу обратной связи узла 5. Выход первой схемы "ИЛИ"20 соединен с S-входом триггера 16, R
вход которого подключен к выходу второй схемы "ИЛИ"21, первый вход которой соединен со входом узла 5 подготовки режима работы, второй вход со входом узла 5 установки триггера 16 в ноль, третий вход схемы "ИЛИ"21 подключен ко входу узла 5 настройки режима работы.

Первый вход первой схемы "ИЛИ"20 соединен со входом узла 5 установки в единицу, второй вход с выходом третьей схемы "И"19, второй вход которой подключен ко входу синхронизации узла 5, а третий вход первой схемы "ИЛИ"20 соединен со входом обратной связи узла 5.

Техническая реализация каждого из блоков и узлов предлагаемого устройства (фиг. 1, фиг. 2) не представляет каких-либо затруднений, поскольку ячейки памяти 2 блока 1 могут быть реализованы в виде простых регистровых схем со входами разрешения записи и чтения, входами и выходами данных, а каждый узел 5 может быть реализован на основе RS триггера и простейших логических схем "И", "ИЛИ", как показано на фиг. 2.

Работа устройства происходит следующим образом. В устройстве реализовано два режима: FIFO (первым пришел первым обслужен) и LIFO (первым пришел - последним обслужен). При этом вместо продвижения записанной ранее информации в накопителе применено продолжение сигналов разрешения выборки при чтении и записи при неподвижной информации в накопителе. Блок выборки 3 при записи и блок выборки 4 при чтении перемещают указатели границ верхней и нижней (верхушки и дна) частей стека. При этом контроль степени заполнения емкости накопителя и в том числе его переполнение может быть реализовано различными известными схемами или программными способами, например, с помощью счетчиков и компараторов, как выполнено в /1/.

Режим LIFO, операция записи. Исходное состояние в накопителе 1 отсутствует информация (непосредственно после включения источника питания). На шине выбора режима выставлен сигнал настройки режима LIFO логическая "единица". По шине сброс подают сигнал сброса, который, поступая в блок 3 и далее на соответствующие входы всех узлов 5 этого блока, устанавливает RS - триггер первого сверху на фиг. 1 узла 5 в состояние "нуля", а RS триггеры всех остальных узлов 5 блока 3 в состояние "единица". При этом элементы памяти всех ячеек памяти 2 накопителя 1 также сигналом "Сброс" устанавливают в состояние "ноль". Одновременно сигналом "сброс" устанавливают в состояние "единица" RS триггеры всех узлов 5 (за исключением первого и последнего узла) блока 4 выборки при чтении. При этом первый узел 5 выборки блока 4 устанавливают в состояние "единица" управляемым сигналом сброса, который поступает в блок 4 со второго выхода демультиплексора 7 блока 6. Этот же сигнал управляемого сброса устанавливает последний (пятый сверху на фиг. 1) узел 5 блока 4 в состоянии "ноль".

Наличие логической "единицы" на управляющих входах мультиплексоров 8 блока 6 настраивают эти мультиплексоры на пропускание сигналов со вторых входов каждого мультиплексора 8 на соответствующие выходы 15 настройки режима этого блока.

После действия сигнала сброса на шине "Запись" в момент действия фазы F1 устанавливают управляющий сигнал "Запись", представляемый в виде логической "единицы". Этот сигнал через одноименный вход блока 3 поступает параллельно на соответствующие входы всех узлов 5 блока 3. При этом на шине данных 9 выставляют код слова, которое должно быть записано в накопитель 1. Сигнал разрешения выборки при записи будет иметь место на выходе только первого сверху на фиг. 1 узла 5, так как на первом и втором входах первой схемы "И"17 этого узла (фиг. 2) присутствуют одновременно две логические единицы: с выхода инверсного плеча триггера 16, который сигналом сброса был ранее установлен в нулевое состояние, и со входа управляющего слова записи этого узла. Так как триггеры остальных узлов 5 блока 3 были установлены сигналом сброс в единичное состояние, то сигналы на остальных выходах разрешения выборки при записи блока 3 не вырабатываются. Аналогично блок 4 не вырабатывает сигналы разрешения выборки при чтении, так как управляющий сигнал "Чтение", представляемый в виде логической единицы на соответствующих входах узлов 5 блока 4, отсутствует.

Сигнал разрешения выборки при записи с выхода первого (сверху на фиг. 1) узла 5 поступает через одноименный выход блока 3 и соответствующий вход блока 1 на вход разрешения записи соответствующей ячейки памяти 2, реализуя тем самым запись в эту ячейку данных, находящихся на шине данных 9. Этот же сигнал поступает на первый вход второй схемы "И"18 (фиг. 2), на втором входе которой присутствует единичный сигнал выбора режима, соответствующий реализации режима LIFO. Сигнал с выхода второй схемы "И"18 через выход 12 обратной связи первого узла 5 блока 3 (фиг. 1, фиг. 2) поступает на одноименный вход 13 блока 4 и через него на вход подготовки режима первого сверху узла 5 блока 4, устанавливая триггер 16 этого узла в нулевое состояние. Тем самым в блоке 4 выборки при чтении зафиксирована информация, что в первую ячейку накопителя 1 осуществлена запись данных. При этом сигнал со входа 13 блока 4 поступает также на вход обратной связи последнего узла 5 блока 4 и устанавливает его в единичное состояние. Одновременно сигнал разрешения выборки при записи поступает по соответствующей связи (фиг. 1) на вход настройки режима последующего (второго сверху на фиг. 1) узла 5 блока 3, устанавливая его в нулевое состояние и тем самым подготавливая режим записи во вторую сверху ячейку памяти 2 накопителя 1. Одновременно этот же сигнал разрешения выборки при записи с выхода первой схемы "И"17 (фиг. 2) поступает на вход третьей схемы "И"19 этого же узла 5. На момент действия синхронизирующего сигнала F2, который через вход синхронизации узла 5 поступает на второй вход третьей схемы "И"19, на выходе третьей схемы "И"19 (фиг. 2) появляется сигнал, который через первую схему "ИЛИ"20 поступает на S вход триггера 16, устанавливая его в единичное состояние.

Таким образом, в результате выполнения первого цикла записи (запись в первую сверху на фиг. 1 ячейку памяти) триггера 16 всех узлов 5 выборки блока 3 (за исключением второго сверху на фиг. 1) установлены в единичное состояние, при этом триггер 16 второго узла 5 блока 3 установлен в нулевое состояние, и тем самым логическая схема этого узла подготовлена для выработки сигнала разрешения выборки при записи и сигнала обратной связи при поступлении на вход этого узла сигнала "Запись".

При поступлении в следующий момент действия фазы F1 управляющего сигнала "Запись" одновременно на соответствующие входы всех узлов 5 блока 3 сигнал разрешения выборки при записи и сигнал обратной связи появятся лишь на соответствующих выходах второго (по счету сверху на фиг. 1) узла 5 блока 3, так как триггер 16 именно этого узла 5 находится в нулевом состоянии (фиг. 1, фиг. 2). При этом сигнал разрешения выборки при записи, поступая через одноименный соответствующий вход блока 1 на вход разрешения записи второй по счету сверху ячейки памяти 2 блока 1, реализует запись в эту ячейку данных, находящихся на шине 9 данных, и одновременно, поступая на вход настройки режима последующего по счету (третьего на фиг. 1) узла 5, устанавливает триггер 16 этого узла в нулевое состояние, подготавливая тем самым восприятие этим узлом следующей команды "Запись". Сигнал обратной связи с выхода второго (по счету сверху на фиг. 1) узла 5 блока 3, поступая через одноименный вход 13 блока 4 на вход подготовки режима второго узла 5 блока 4, устанавливает триггер 16 этого узла в нулевое состояние. Одновременно, поступая на вход обратной связи предыдущего (первого сверху на фиг. 1) узла блока 4, этот сигнал устанавливает первый узел блока 4 в единичное состояние.

Аналогично, как и в первом цикле записи, триггер 16 второго узла 6 блока 3 в момент действия сигнала фазы F2 устанавливается в единичное состояние. Таким образом, по окончании второго цикла записи (второго слова) все триггеры 16 узлов 5 блока 3 (за исключением третьего сверху на фиг. 1) будут установлены в единичное состояние, при этом все триггеры 16 узлов 5 блока 4, за исключением второго сверху на фиг. 1, будут также установлены в единичное состояние.

Аналогичный процесс реализуют при записи во все последующие ячейки памяти накопителя 1. При записи данных в последнюю ячейку памяти накопителя сигнал разрешения выборки при записи с одноименного выхода последнего узла 5 блока 3 поступает на вход настройки режима первого узла 5 блока 3, устанавливая триггер 16 этого узла в нулевое состояние.

Точно также осуществляют запись данных в ячейку памяти 2, расположенную в произвольном месте накопителя 1, которому соответствует нулевое состояние триггера 16 узла 5 блока 3.

Режим LIFO, операция чтения. На шине выбора режима установлена логическая единица, соответствующая режиму LIFO. При этом мультиплексоры 8 блока 6 настроены на передачу сигналов, поступающих на свои вторые входы. На шине "Чтение" выставляют управляющий сигнал "Чтение", соответствующий логической "единице". Этот сигнал поступает параллельно на одноименные входы всех узлов 5 блока 4 выборки при чтении. Однако сигнал разрешения выборки при чтении будет сформирован на выходе только того узла 5 блока 4, триггер 16 которого находится в нулевом состоянии (фиг. 2), т.е. в соответствующую этому узлу 5 ячейку памяти 2, данные с шины 9 данных в которую были записаны последними. Предположим, что последняя запись данных блока реализована во вторую сверху на фиг. 1 ячейку памяти 2. Соответствующий этой ячейке узел 5 блока 4 выборки при записи также будет вторым по счету сверху на фиг. 1, и его триггер 16 находится в нулевом состоянии. При этом с нулевого плеча этого триггера 16 на первый вход первой схемы "И"17 поступает сигнал логической единицы (фиг. 2). При наличии на втором входе этой схемы "И"17 управляющего сигнала чтения также в виде логической единицы на выходе схемы "И"17 появляется сигнал разрешения выборки при чтении, который поступает через одноименный выход этого узла на вход соответствующей ячейки памяти 2, реализуя чтение информации на шину 9 данных, а также на первый вход второй схемы "И"18 и на первый вход третьей схемы "И"19 (фиг. 2). Так как на втором входе второй схемы "И"18 присутствует сигнал логической единицы, соответствующий режиму работы LIFO, то на выходе этой схемы "И"18 вырабатывается сигнал обратной связи, который, поступая на одноименный вход соответствующего узла 5 блока 3, устанавливает триггер 16 этого узла 5 в нулевое состояние, обеспечивая тем самым возможность записи данных в выбранную вторую ячейку памяти. Этот же сигнал разрешения выборки при записи поступает на второй вход первого и первый вход третьего мультиплексоров 8 блока 6. Так как каждый мультиплексор 8 в режиме LIFO настроен на пропускание на свой выход сигналов со второго его входа, то сигнал разрешения выборки при чтении с выхода выбранного второго узла 5 блока 4 поступает через первый сверху на фиг. 1 мультиплексор 8 на вход настройки режима первого сверху узла 5 блока 4, устанавливая триггер 16 этого узла в нулевое состояние. Тем самым первый сверху узел 5 блока 4 на фиг. 1 подготовлен к реализации последующего цикла чтения информации из первой ячейки памяти.

Необходимо отметить, что работа узла 5 блока 4 аналогична работе узла 5 блока 3, поэтому установку триггера 16 этого узла в единичное состояние производят аналогично вышеописанному в момент действия сигнала фазы F2. Таким образом, если в режиме работы LIFO накопителя запись информации была осуществлена, например, сначала в первую сверху на фиг. 1 ячейку памяти, а затем во вторую, то при считывании в этом режиме вывод информации из накопителя осуществляется автоматически сначала из второй ячейки памяти, а затем из первой.

Режим FIFO. Операция записи. Исходное состояние в накопителе 1 отсутствует информации, например, рассматривается момент времени непосредственно после включения источника питания. На шине выбора режима выставлен сигнал настройки режима FIFO, который представлен логическим нулем. При этом в отличие от режима LIFO, сигнал управляемого сброса появляется на первом одноименном выходе блока 6 (фиг. 1), который, поступая на вход установки в ноль первого сверху на фиг. 1 узла 5 блока 4, устанавливает триггер 16 этого узла в нулевое состояние. Одновременно этот же сигнал поступает на вход установки в единицу последнего (пятого сверху на фиг. 1) узла 5 блока 4. Остальные узлы 5 блока 4 и блока 3, а также ячейки памяти 2 накопителя 1 устанавливаются сигналом сброса, поступающим с шины "Сброс" точно так же, как и в описанном выше режиме работы LIFO.

Таким образом, исходное состояние всех узлов 5 блока 3 и накопителя 1 при реализации записи в режиме FIFO не отличается от исходного состояния этих узлов при реализации записи в режиме LIFO, т.е. после действия сигнала сброса триггер 16 (фиг. 2) первого (верхнего на фиг. 1) узла 5 блока 3 установлен в нулевое, а триггеры остальных узлов 5 этого блока в единичное состояние.

Одновременно сигналом "Сброс" устанавливают в состояние "единица" триггеры 16 всех узлов 5 блока 4 (за исключением первого сверху и последнего на фиг. 1). Триггер первого узла 5 блока 4 устанавливают в нулевое состояние сигналом по входу установки в ноль, поступающим с первого выхода управляемого сброса блока 6. Этим же сигналом управляемого сброса устанавливают в единичное состояние триггер 16 последнего узла 5 блока 4. После действия сигнала сброса на шине "Запись" в момент действия фазы F1 устанавливают сигнал записи, представляемый в виде логической единицы. Этот сигнал через одноименный вход блока 3 поступает параллельно на соответствующие входы всех узлов 5 блока 3. При этом на шине данных 9 выставляют код слова, который должен быть записан в накопитель 1. Сигнал разрешения выборки при записи появится на выходе только первого сверху на фиг. 1 узла 5, так как на первом и втором входах первой схемы "И"17 только этого узла (фиг. 2) присутствуют одновременно две логические единицы с выхода инверсного плеча триггера 16 и со входа управляющего слова записи этого узла. Сигнал разрешения выборки при записи с выхода первого узла 5 блока 3 поступает на вход разрешения записи соответствующей (первой сверху на фиг. 1) ячейки памяти, реализуя тем самым запись в эту ячейку памяти данных, находящихся на шине данных 9.

При этом, в отличие от режима LIFO, при реализации режима FIFO сигнал обратной связи на соответствующем выходе узла 5 блока 3 не вырабатывается (фиг. 1), так как на втором входе второй схемы "И"18 (фиг. 2) присутствует сигнал логического нуля, которым представлен управляющий сигнал выбора режима FIFO. В результате при реализации записи в режиме FIFO (в отличие от режима LIFO) никаких воздействий на блок 4 со стороны блока 3 не происходит, и все триггеры 16 узлов 5 блока 4 на момент записи остаются в том состоянии, в которое они были установлены при воздействии сигнала "Сброс".

В остальном процесс записи информации во все ячейки памяти (так же, как и в первую) накопителя 1 в режиме FIFO идентичны процессу записи информации в накопитель при реализации режима LIFO.

При этом ячейки памяти заполняются сверху вниз, как показано на фиг. 1, при пустом накопителе 1, либо в любые свободные ячейки памяти, передвигаясь также сверху вниз.

Режим FIFO. Операция чтения. На шине выбора режима устанавливают сигнал логического нуля, соответствующий заданию режима работы FIFO. При этом мультиплексоры 8 блока 6 настроены на передачу сигналов, поступающих на свои первые входы. На шине "Чтение" выставляют управляющий сигнал чтения, соответствующий логической единице. Этот сигнал поступает параллельно на одноименные входы узлов 5 блока 4 выборки при чтении. Однако сигнал разрешения выборки при чтении будет сформирован на выход, но того узла 5 блока 4, триггер 16 которого находится в нулевом состоянии, т.е. на выходе первого сверху на фиг. 1 узла 5 блока 4. Целесообразно отметить, что информация в первую ячейку памяти 2 блока накопителя 1 была записана первой из имеющейся последовательности данных.

Сигнал логической единицы с выхода нулевого плеча триггера 16 первого сверху узла 5 блока 4 поступает на первый вход первой схемы "И"17, на втором входе которой также присутствует сигнал логической единицы, представляющий команду "Чтение". В результате на выходе первой схемы "И"17 вырабатывается сигнал логической единицы, который одновременно поступает на первый вход третьей схемы "И"19, первый вход второй схемы "И"18 и на выход разрешения выборки при записи узла 5.

В связи с тем, что на втором входе второй схемы "И"18 присутствует сигнал логического нуля, которым представлен управляющий сигнал выбора режима FIFO, на выходе схемы "И"18 сигнал обратной связи отсутствует (фиг. 2). Тем самым при реализации чтения в режиме FIFO на блок 3 выборки при записи сигналы обратной связи с выходов блока 4 (в отличие от режима LIFO) не воздействуют.

Сигнал разрешения выборки при чтении с соответствующего выхода первого узла блока 4 через одноименные выход блока 4 и вход блока 1 поступает на вход разрешения чтения первой сверху ячейки памяти 2, реализуя тем самым процесс чтения информации из этой ячейки на шину данных 9.

При этом длительность сигнала разрешения чтения и, следовательно, цикла чтения задаются моментом действия синхронизирующего сигнала F2, который, поступая на второй вход третьей схемы "И"19, разрешает формирование на выходе этой схемы "И"19 сигнала установки триггера 16 выбранного первого сверху узла 5 в единичное состояние (фиг. 2).

Так как каждый мультиплексор 8 блока 6 настроен сигналом выбора режима на пропускание на свой выход сигнала с первого его входа, то сигнал разрешения выборки при чтении с выхода выбранного первого узла 5 блока 4 (фиг. 1), проходя через второй сверху мультиплексор 8 блока 6 на вход настройки режима второго сверху узла 5, устанавливает триггер 16 второго узла 5 в нулевое состояние. Тем самым второй сверху узел 5 блока 4 на фиг. 1 подготовлен к реализации последующего цикла чтения информации из второй ячейки памяти 2 накопителя 1. Далее процесс чтения повторяется до последней ячейки памяти 2 накопителя, причем реализация чтения осуществляется в той же последовательности данных, в какой они были записаны в накопитель, а не в обратной, как при реализации режима LIFO.

Таким образом, предлагаемое устройство обладает по сравнению с прототипом более широкими функциональными возможностями, так как помимо реализации работы накопителя в режиме FIFO (первым пришел первым обслужен) обеспечивает также работу накопителя в режиме LIFO (первым пришел последним обслужен).

Наличие неподвижной информации в накопителе позволяет использовать ее многократно, что также существенно расширяет функциональные возможности устройства.

Предлагаемое устройство имеет также более высокое по сравнению с прототипом быстродействие, так как вместо продвижения информации в накопителе при реализации указанных режимов реализовано продвижение сигнала выборки ячейки памяти при чтении и сигнала выборки ячейки при записи при неподвижной информации в накопителе. Это исключает появление существенных помех и переходных процессов в разрядных цепях накопителя 1 и тем самым сокращает время цикла чтения и записи информации.

Изобретение относится к области вычислительной техники и может быть использовано в качестве буферного запоминающего устройства в системах сбора и обработки информации. С целью расширения функциональных возможностей и повышения быстродействия в устройство введены блок управления режимом работы, содержащий управляемый демультиплексор и управляемые мультиплексоры по одному для каждой ячейки памяти, а также шина управления режимом работы, соединенные между собой и с другими функциональными узлами и блоками новыми связями. 1 з. п. ф-лы, 2 ил.

1. Запоминающее устройство магазинного типа, содержащее блок накопителя, состоящий из n ячеек памяти, блок выборки при записи, содержащий n узлов выборки и блок выборки при чтении, содержащий n узлов выборки, выходы разрешения чтения узлов выборки блока выборки при чтении соединены с одноименными входами блока накопителя, входы разрешения записи которого соединены с одноименными выходами узлов выборки блока выборки при записи, входы и выходы данных ячеек памяти блока накопителя соединены с шиной данных устройства, вход записи устройства подключен к выходам разрешения записи всех узлов выборки блока выборки при записи, вход чтения устройства подключен к входам разрешения чтения всех узлов выборки блока выборки при чтении, вход сброса устройства подключен к входам сброса блоков выборки при записи и при чтении, входы синхронизации которых подключены к входам всех узлов выборки и подключены к входу синхронизации устройства, отличающееся тем, что устройство дополнительно содержит блок управления, в состав которого входят демультиплексор и группу из n мультиплексоров, при этом вход выбора режима устройства подключен к одноименным входам всех узлов выборки, к управляющим входам мультиплексоров группы и демультиплексора, выход i-го, где i 1, 2, n, мультиплексора группы подключен к входу настройки режима i-го узла выборки блока выборки при чтении, выход разрешения чтения i-й ячейки памяти, вход разрешения записи которой подключен к выходу i-го узла выборки блока выборки при записи, вход сброса блока выборки при записи подключен к входам установки в "1" с второго по n-й узлов выборки и к входу сброса первого узла выборки блока выборки при записи, вход установки в "1" которого подключен к входу логического нуля устройства, и входам установки в "0" с второго по n-й узлов выборки блока выборки при записи, вход подготовки режима первого узла выборки блока выборки при записи подключен к выходу обратной связи n-го узла выборки блока выборки при чтении и входом обратной связи узла выборки блока выборки записи, вход подготовки режима j-го узла выборки блока выборки при записи, где j 2, 3, n, подключен к выходу обратной связи (j 1)-го узла выборки блока выборки при чтении и входу обратной связи (j 1)-го узла выборки при записи, выход обратной связи j-го узла выборки при записи подключен к входу обратной связи j-го узла выборки при чтении и к входу подготовки режима (j 1)-го узла выборки при чтении, выход первого узла выборки при записи подключен к входу обратной связи первого узла выборки при чтении и входу подготовки режима n-го узла выборки при чтении, вход установки в "1" первого узла выборки блока выборки при чтении подключен к входу установки в "0" n-го узла выборки блока выборки при чтении и первому выходу демультиплексора, второй выход которого подключен к входу установки в "0" первого узла выборки блока выборки при чтении и к входу установки в "1" n-го узла выборки блока выборки при чтении, входы установки в "1" с второго по (n - 1)-й узлов выборки блока выборки при чтении подключены к информационному входу демультиплексора, входам сброса всех ячеек памяти и входу сброса устройства, входы установки в "0" с второго по (n 1)-й узлов выборки блока выборки при чтении подключены к входу логического нуля устройства, выход l-го узла выборки блока выборки при чтении подключен к первому входу (l + 1)-го и второму входу (l 1)-го (где l 2, 3, n 1) мультиплексоров, выход первого узла выборки блока выборки при чтении подключен к первому входу второго и второму входу n-го мультиплексоров, выход n-го узла выборки блока выборки при чтении подключен к первому входу первого и второму входу (n 1)-го мультиплексоров. 2. Устройство по п.1, отличающееся тем, что каждый узел выборки содержит RS-триггер, три элемента И и два элемента ИЛИ, при этом нулевой выход RS-триггера подключен к первому входу первого элемента И, второй вход которого соединен с входом разрешения чтения или записи узла выборки, выход первого элемента И соединен с первым входом второго элемента И, первым входом третьего элемента И и с выходом разрешения выборки узла выборки, вход выбора режима соединен с вторым входом второго элемента И, выход которого соединен с выходом обратной связи узла выборки, выход первого элемента ИЛИ соединен с S-входом RS-триггера, R-вход которого соединен с входом подготовки режима узла выборки, второй вход с входом установки в "0" узла выборки, третий вход второго элемента ИЛИ соединен с входом настройки режима работы узла выборки, вход установки в "1" которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, второй вход которого соединен с входом синхронизации узла выборки, вход обратной связи которого подключен к третьему входу первого элемента ИЛИ.