Изобретение относится к схемному устройству с некоторым числом электронных схемных компонентов, рабочее состояние которых может переводится в исходное состояние, соответственно состояние стирания, в котором информационное содержание схемного компонента равно логическому "нулю".
По различным причинам может быть необходимым стереть отдельные регистры или все содержание полупроводникового запоминающего устройства, интегрированного на пластине микропроцессора или другого схемного компонента. При использовании карточек с микропроцессором может быть желательным, в частности, в качестве защиты от несанкционированного считывания закрытых данных предусмотреть активно действующие защитные меры, чтобы предотвратить считывание секретных данных, например при проникновении хакеров, даже в тех случаях, когда отключено тактовое обеспечение микропроцессора. При включении микропроцессора все регистры, как правило, предварительно загружаются определенной величиной, которая в процессе обработки данных заменяется различным информационным содержанием, которое может содержать также закрытые или личные данные. Для предварительной загрузки регистров заданной определенной величиной они снабжены обычно отдельно предусмотренным входом сброса. Этот вход сброса подводит, например, к переключающему транзистору, который приводит подлежащее запоминанию значение регистра к определенному уровню. В полупроводниковом запоминающем устройстве с произвольным доступом с большим числом ячеек памяти при снабжении отдельным входом сброса каждой ячейки памяти сильно бы увеличилась необходимая потребность в площади. Кроме того, такой принцип действия требует высокой драйверной мощности для сброса запоминающего устройства, так как одновременно необходимо управлять 256х8 транзисторами. Такое устройство противоречило бы как желанию получить максимально возможную плотность интеграции полупроводникового запоминающего устройства, так и стремлению к созданию возможно простых и энергосберегающих схем управления. Кроме того, в качестве активных защитных мер против несанкционированного доступа к закрытым данным можно использовать также то, что с помощью микропроцессора последовательно адресуются все необходимые ячейки памяти и затем каждая вызнанная ячейка памяти переписывается на значение логического "нуля". Однако такое решение не всегда успешно для предотвращения несанкционированного доступа к информации, так как необходимо задержать тактовое обеспчение, микропроцессор останавливается и не может выполнять задания.
Из US-А 4928266 известно схемное устройство для активирования автоматического возврата информационного содержания выбранных схемных компонентов на значение логического "нуля", содержащее некоторое число электронных схемных компонентов, выполненных с возможностью перевода их рабочего состояния посредством заданного управляющего или информационного сигнала, подаваемого к соответствующему схемному компоненту, в состояние стирания, в котором информационное содержание схемного компонента принимает значение логического "нуля", причем для последовательного во времени управления всеми схемными компонентами предусмотрена схема выборки, работающая после запуска автоматически и содержащая последовательно включенные друг за другом отпирающие ступени, число которых соответствует количеству схемных компонентов, каждая отпирающая ступень выполнена с возможностью активирования или приведения в действие для выдачи управляющего сигнала на соответствующий схемный компонент с помощью отпирающего сигнала, формируемого непосредственно предшествующей отпирающей ступенью, а отпирающая ступень после подачи управляющего сигнала на соответствующий схемный компонент выполнена с возможностью выдачи отпирающего сигнала для управления или активирования непосредственно следующей за ней отпирающей ступени.
В ЕР-А 0574094 раскрыта цепочка "свободных от мигания" схем, которые управляются последовательно с задержкой по времени, при этом первая из них активируется стартовым сигналом, поставляемым стартовой схемой. Кроме того, источник раскрывает упрощенную версию "свободной от мигания" схемы, содержащей кольцевой осциллятор, который выполняет функцию создания тактовых импульсов, которые служат для ограничения времени стирания, и счетчик для подсчета числа выданных тактовых импульсов, а также счетчик m-битов для отсчета числа групп ячеек памяти.
В WO-A 8202274 раскрыто устройство для автоматического стирания информационного содержания банков данных с помощью специального выключателя, "экстренного выключателя", который после приведения в действие в первой стадии управляет стиранием всей информации в банке данных и затем во второй стадии стиранием всей программной информации в банке данных. Это специальное схемное устройство служит в первую очередь для того, чтобы стереть банк данных перед несанкционированным доступом или перед актом саботажа без его физического уничтожения. Схемное устройство содержит приводимый в действие экстренной кнопкой бистабильный триггер, выходной сигнал которого активирует адресные генераторы, управляемые системным тактом, т.е. генерируются все адреса, которые могут существовать в связанных устройствах запоминания информации. Адресные генераторы работают параллельно друг другу.
В DE-A 4135767 показано устройство для защиты данных от несанкционированного доступа в управляющем блоке действующих при опускании монеты автоматов. При попытке вскрытия защищающего управляющий блок корпуса это действие распознается с помощью датчиков. Датчики, которые улавливают механическое или химическое воздействие, а также изменение окружающей температуры и рабочего напряжения, соединены с сенсорным устройством, которое имеет собственное питание. При попытке проникновения в управляющий блок стираются данные в относящихся к хранению данных частях с помощью схемы стирания.
В основе изобретения лежит задача создать схему указанного в начале типа, с помощью которой даже независимо от внешнего тактового обеспечения может быть активирован самостоятельно выполняемый возврат информационного содержания выбранных схемных компонентов на значение логического "нуля" без существенного увеличения потребной площади или схемных затрат.
Поставленная задача решается тем, что в схемном устройстве для активирования автоматического возврата информационного содержания выбранных схемных компонентов на значение логического "нуля", содержащем некоторое число электронных схемных компонентов, выполненных с возможностью перевода их рабочего состояния посредством заданного управляющего или информационного сигнала, подаваемого к соответствующему схемному компоненту, в состояние стирания, в котором информационное содержание схемного компонента принимает значение логического "нуля", причем для последовательного во времени управления всеми схемными компонентами предусмотрена схема выборки, работающая после запуска автоматически и содержащая последовательно включенные друг за другом отпирающие ступени, число которых соответствует количеству схемных компонентов, каждая отпирающая схема выполнена с возможностью активирования или приведения в действие для выдачи управляющего сигнала на соответствующий схемный компонент с помощью отпирающего сигнала, формируемого непосредственно предшествующей отпирающей ступенью, а отпирающая ступень после подачи управляющего сигнала на соответствующий схемный компонент выполнена с возможностью выдачи отпирающего сигнала для управления или активирования непосредственно следующей за ней отпирающей ступени, согласно изобретению каждая отпирающая ступень содержит стробирующую схему, состоящую
- из разрешающего переключателя, выполненного с возможностью включения посредством разрешающего сигнала, приложенного к линии разрешающего сигнала, когда разрешающий сигнал имеет уровень логической "единицы", и с возможностью запирания при уровне разрешающего сигнала, равном логическому "нулю",
- из переключающего транзистора с соответствующим управляющим выводом, соединенным с разрешающим переключателем,
- из управляющего управляющим выводом преключающего транзистора драйвера, выполненного с возможностью открывания переключающего транзистора для управления соответствующим схемным компонентом при драйверном сигнале на входе драйвера, равном логической "единице", и с возможностью запирания переключающего транзистора при драйверном сигнале на входе драйвера, равном логическому "нулю",
причем схемное устройство выполнено с возможностью выдачи от переключающего транзистора, когда он открыт, отпирающего сигнала, управляющего возвратом или стиранием информационного содержания схемного компонента до значения логического "нуля", и затем с возможностью выдачи драйверного сигнала на вход последующей отпирающей ступени для активирования этой отпирающей ступени.
Для стирания элементов запоминающего устройства предусмотрена шина данных, которая предоставляет информационный сигнал для записи информационного содержания в элементы запоминающего устройства, при этом после активирования второй управляющей схемы в элементы запоминающего устройства записывается с помощью включенных перед ней отпирающих ступеней первой управляющей схемы значение логического "нуля", находящегося на шине данных, и таким образом элементы запоминающего устройства переводятся в стертое состояние.
При этом в основе изобретения заложена идея предусмотреть для стирания информации в отдельных схемных компонентах, как, например, регистрах и ячейках памяти полупроводниковых запоминающих устройств самостоятельно активируемую управляющую схему, которая работает аналогично известной механической цепочке из домино. После первоначального толчка управляющая схема согласно изобретению работает отдельно и полностью независимо от внешнего тактового обеспечения устройства управления, например микропроцессора, который может быть остановлен при несанкционированном доступе, так что становится возможным совершенно спокойно считывать закрытую информацию, в частности, с особенно незащищенных статических полупроводниковых запоминающих устройств. После получения подходящего стартового сигнала, который появляется, например, после обнаружения недопустимого отклонения от разрешенного рабочего состояния устройства управления или схемного компонента, создается разрешающий сигнал, который как бы дает толчок цепочке из домино, т.е. управляющей схеме. Как ответ на выдачу разрешающего сигнала сбрасывается или стирается с помощью первой отпирающей ступени, которая задействуется отпирающим сигналом, первый схемный компонент из множества выбранных схемных компонентов схемного устройства, которые должны быть соответственно стерты, например аккумулятор или регистр микропроцессора, и затем, после того как приведена в действие первая отпирающая ступень, создается следующий, второй отпирающий сигнал, который открывает следующую отпирающую ступень, например, для активации адресного декодера и последующего стирания группы адресованных ячеек памяти полупроводникового запоминающего устройства. За этим процессом следуют другие отпирающие сигналы в соответствии с желаемым количеством подлежащих управлению схемных компонентов.
В предпочтительном варианте выполнения изобретения может быть предусмотрено, что каждому схемному компоненту придается соответствующая единственная отпирающая ступень управляющей схемы.
В предпочтительном варианте выполнения схемного устройства согласно изобретению предусмотрена адресная шина для адресования схемного компонента, а также шина данных, которая предоставляет информационный сигнал для записи информации в схемный компонент. После открывания схемного компонента с помощью приданной отпирающей ступени управляющей схемы записывается, например, в схемный компонент находящееся на шине данных значение логического "нуля", так что схемный компонент переводится тем самым в стертое состояние. В особенно предпочтительном варианте выполнения, например, на все линии шины данных подается значение логического "нуля"; с помощью управляющей схемы открываются друг за другом во времени отдельные схемные компоненты, которые соединены с шиной данных и в качестве реакции на открывание записываются последовательно во времени значения логического "нуля" с шины данных в отдельные схемные компоненты. В отличие от известного из предыдущего уровня техники решения, при котором каждый схемный компонент, соответственно каждая ячейка запоминающего устройства требует занимающего большую площадь транзистора сброса для создания достаточно большого сигнала сброса, схемное устройство согласно изобретению имеет то преимущество, что оно требует значительно меньшую площадь. По сравнению с другим известным из предшествующего уровня техники решением, в котором адресный детектор снабжен дополнительной схемой, которая позволяет открывать одновременно все ячейки запоминающего устройства, и в котором, таким образом, требуется достаточно большая драйверная мощность шины данных для одновременного перевода всех ячеек запоминающего устройства на значение логического "нуля", схемное устройство согласно изобретению имеет то преимущество, что шина данных должна обеспечивать значительно меньшую драйверную мощность, так как схемные компоненты, соответственно ячейки памяти запоминающего устройства управляются не одновременно, а последовательно друг за другом.
В другом предпочтительном варианте выполнения изобретения с особенно простой схемной реализацией управляющей схемы предусмотрено, что отпирающий сигнал, выданный последней отпирающей ступенью второй управляющей схемы, подается по петле обратной связи на вход первой отпирающей ступени второй управляющей схемы.
В особенно предпочтительном варианте выполнения изобретения предусмотрено, что схемные компоненты представляют собой ячейки памяти запоминающего устройства одного регистра и/или программируемого полупроводникового запоминающего устройства. Это дает то преимущество, что отпирающие ступени, приданные ячейкам запоминающего устройства регистра, включаются перед отпирающими ступенями, которые приданы ячейкам памяти программируемого полупроводникового запоминающего устройства. Таким образом, после запуска управляющей схемы с помощью разрешающего сигнала сперва открываются регистры и затем ячейки памяти полупроводникового запоминающего устройства. При этом регистры оказывают поддержку драйверной мощности шины данных. Такая очередность отпирающих ступеней имеет преимущество и потому, что при подаче сигналов на ячейки памяти динамического полупроводникового запоминающего устройства с произвольным доступом (RAM) только с помощью дополнительных схемных затрат можно распознать, когда полностью сработали отдельные отпирающие ступени управляющей схемы; из-за зависимости адресования ячейки памяти или группы ячеек памяти от соответствующего предыдущего адреса нельзя однозначно определить, какая из подлежащих управлению групп в действительности является "первой" или "последней".
Другое преимущество схемного устройства согласно изобретению по аналогии с механической цепочкой из домино состоит в том, что для последовательного во времени управления отдельными отпирающими ступенями необходим только соответствующий инвертор отпирающей ступени, и, кроме того, каждая предшествующая отпирающая ступень задействует, соответственно приводит в действие соответствующую следующую ступень.
В особенно предпочтительном варианте выполнения изобретения предусмотрено, что запуск управляющей схемы происходит самостоятельно за счет подачи разрешающего сигнала на первую отпирающую ступень. При этом можно предпочтительно предусмотреть включенную перед управляющей схемой сенсорную схему, которая придается предусмотренному в схемном устройстве управляющему устройству для электронного управления одним или несколькими схемными компонентами и которая определяет отклонение от разрешенного рабочего состояния управляющего устройства и в качестве реакции на отклонение от разрешенного рабочего состояния выдает разрешающий сигнал на первую отпирающую ступень для самостоятельного активирования управляющей схемы. При этом для простой схемной реализации может быть предусмотрено, что сенсорная схема придается тактовому обеспечению и/или снабжению питающим напряжением управляющего устройства и измеряет отклонение питающего такта от рабочего такта и при наличии отклонения рабочего напряжения и/или рабочего такта создает разрешающий сигнал и выдает его на первую отпирающую ступень для самостоятельного запуска, соответственно активирования управляющей схемы. Для этого сенсорная схема может иметь схему детектора напряжения, которая измеряет превышение или понижение питающего напряжения заданной верхней, соответственно нижней предельной величины питающего напряжения. С другой стороны, сенсорная схема может иметь схему частотного детектора, которая измеряет превышение или понижение питающего такта заданной верхней, соответственно нижней предельной величины питающего такта. Таким образом, можно распознать несанкционированный доступ к закрытым данным, например при наличии очень высокого или очень низкого питающего напряжения или при наличии слишком высокой или слишком низкой частоты такта, и использовать для автоматического запуска управляющей схемы.
Для того чтобы обеспечить в любых условиях достаточную драйверную способность шины данных для последовательной замены информационного содержания подлежащих управлению схемных компонентов, можно с помощью регулирования предусмотреть остановку продолжения отпирания подлежащих воздействию схемных компонентов при очень слабой драйверной мощности шины данных. Поэтому в предпочтительном варианте выполнения изобретения предусмотрена предпочтительно приданная управляющей схеме схема регулирования, которая при неправильной работе шины данных, соответственно драйвера данных обеспечивает новое активирование управляющей схемы. Только после достижения стабильного состояния продолжается последовательное возвращение в исходное состояние информационного содержания всех схемных компонентов, т.е. управляющая схема останавливается и затем снова активируется. При этом при простой схемной реализации может быть предусмотрено, что схема регулирования отводит информационные сигналы шины данных и измеряет отклонение от значения нуля для кратковременного отключения и затем нового самостоятельного активирования управляющей схемы.
В особенно предпочтительном варианте выполнения предусмотрено, что по меньшей мере один из схемных компонентов представляет собой выполненное на полупроводниковой подложке полупроводниковое запоминающее устройство с произвольным доступом со множеством ячеек памяти, которые с помощью схемы адресования могут быть адресованы для любого числа производимых записей и считывания информационного содержания, находящегося в схеме подвода или отбора информации, и приданная полупроводниковому запоминающему устройству отпирающая ступень управляющей схемы непосредственно воздействует на адресную схему для адресования по меньшей мере одной ячейки памяти, при этом схема подвода и отбора информации переключается на выдачу нулевого значения на адресованную ячейку памяти. Для этого по меньшей мере часть схемных компонентов может быть объединена в группу ячеек памяти полупроводникового запоминающего устройства, которые с помощью управляющей схемы могут быть самостоятельно адресованы друг за другом для сброса информационного содержания ячеек памяти на значение логического "нуля". На основании имеющейся схемы декодирования обычного полупроводникового запоминающего устройства с произвольным доступом последовательное адресование с помощью отпирающих ступеней управляющей схемы согласно изобретению становится очень простым. В существующих полупроводниковых запоминающих устройствах с произвольным доступом на основании управляющей схемы согласно изобретению нет необходимости создавать дополнительные, в некоторых случаях сложные по схеме логические составляющие. Для управления, соответственно сброса ячеек памяти полупроводникового запоминающего устройства с произвольным доступом достаточно общей для всех ячеек памяти управляющей схемы с соответствующим количеством отпирающих ступеней. Только после того, как будет адресована первая группа ячеек, т.е. когда соответствующие линии слов ячеек памяти находятся в активном состоянии, производится адресование следующей группы ячеек полупроводникового запоминающего устройства с произвольным доступом. Тем самым обеспечивается также ограничение емкостной нагрузки шины данных. Если в противоположность этому все регистры и ячейки памяти полупроводникового запоминающего устройства открывались бы одновременно, то шина данных должна бы иметь значительно большую драйверную способность для обеспечения возможности быстрого опрокидывания в самом неблагоприятном случае всех ячеек памяти полупроводникового запоминающего устройства.
В особенном предпочтительном применении схемного устройства согласно изобретению оно относится к размещенной внутри корпуса электронной карточки полупроводниковой интегральной схеме, которая наряду с полупроводниковым запоминающим устройством с произвольным доступом содержит в качестве других функциональных блоков, в частности, постоянное полупроводниковое запоминающее устройство и/или электрически стираемое полупроводниковое запоминающее устройство.
Дальнейшие признаки, преимущества и целесообразности изобретения следуют из описания примера выполнения изобретения с помощью чертежей, на которых изображено:
фиг. 1 - блок-схема схемного устройства с управляющей схемой согласно примеру выполнения изобретения;
фиг.2 - блок-схема схемы регулирования, придаваемой управляющей схеме по фиг. 1.
Показанный на фиг.1 и 2 пример выполнения схемного устройства 1 согласно изобретению имеет некоторое число электронных схемных компонентов 2, 3, 4 и 5, рабочее состояние которых можно изменять с помощью заданного управляющего сигнала 6, 7, 8 и 9, подаваемого на соответствующий схемный компонент 2 - 5, в исходное состояние, соответственно в состояние стирания, в котором информационное содержание соответствующего схемного компонента 2 - 5 принимает значение логического "нуля". Схемный компонент 4 содержит выполненное на полупроводниковой подложке полупроводниковое запоминающее устройство с произвольным доступом (статический RAM) с первой группой ячеек памяти 10 и 11. Схемный компонент 5 содержит выполненное на той же полупроводниковой подложке полупроводниковое запоминающее устройство с произвольным доступом (статический RAM) с второй группой ячеек памяти 12 и 13. Ячейки памяти 10 - 13 выполнены с возможностью адресования с помощью адресной схемы 14 в виде само по себе известного адресного декодера, которым можно управлять с помощью адресных линий 15 (адресный бит ноль), 16 (адресный бит один) и других адресных линий 17 (адресный бит от двух до n) адресной шины 18, для любого количества записей и считываний с помощью подаваемых на шину 20 данных с 8 линиями DB [0] до DB [7] данных восьми битовых данных схемы 19 ввода и отбора данных, как это известно специалистам и поэтому не требует здесь подробного описания. Схемный компонент 2 представляет собой, например, регистр для временного запоминания данных, схемный компонент 3 представляет собой, например, также служащий для временного запоминания данных аккумулятор, при этом регистр 2 и аккумулятор 3 приданы также интегрально выполненному на полупроводниковой подложке микропроцессору (управляющему устройству), который для ясности не изображен на фиг.1 и 2. Декодирование адресов ячеек памяти 10 - 13 производится с помощью 8 линий 21, 21', 22, 22', 23, 23', 24, 24', которые электрически соединены с адресным декодером 14. Наряду с изображенными на фиг.1 схемными компонентами 2 - 5 могут быть предусмотрены любые другие схемные компоненты, которые также можно переводить с помощью управляющего сигнала в исходное состояние, соответственно в состояние стирания, в котором их информационное содержание принимает значение логического "нуля".
Для управления переводом информационного содержания всех схемных компонентов в значение логического "нуля" предусмотрена согласно изобретению самостоятельно активируемая управляющая схема 25, 25а с последовательно включенными друг за другом отпирающими ступенями 26, 27, 28, 29, число которых соответствует числу подлежащих управлению схемных компонентов, при этом каждому схемному компоненту 2 - 5 придана соответствующая отпирающая ступень 26 - 29 управляющей схемы 25, соответственно 25а. Каждая отпирающая ступень содержит стробирующую схему, состоящую из переключающих транзисторов 30, 31, 32, 33 и драйверов 38, 39, 40, 41, управляющих соответствующими управляющими выводами 34, 35, 36, 37 переключающих транзисторов 30 - 33, на входы которых подается соответствующий драйверный сигнал 42, 43, 44, 45. При уровне драйверного сигнала, равного значению логической "единицы", открывается соответственно управляемый переключающий транзистор 30 - 33, в то время как при уровне, равном значению логического "нуля", соответствующий транзистор запирается. Каждая отпирающая ступень 26 - 29 содержит далее разрешающий переключатель 47, 48, 49, 50, который включается с помощью разрешающего сигнала 53, подаваемого по линии 52 разрешающего сигнала, как только разрешающий сигнал имеет уровень логической "единицы", а при уровне разрешающего сигнала 53, равном значению логического "нуля", запирается. Для активирования управляющей схемы 25, соответственно 25а в смысле последовательного во времени управления для сброса информационного содержания всех схемных компонентов 2 - 5 на значение логического "нуля" разрешающий сигнал переводится на значение логической "единицы". При нахождении разрешающего сигнала 53 на уровне логического "нуля" управляющая схема 25 деактивируется.
Состоящая из двух схемных частей 25 и 25а управляющая схема согласно примеру выполнения работает следующим образом. Для активирования управляющей схемы 25 выдается разрешающий сигнал 53, т.е. уровень разрешающего сигнала 53 с уровня логического "нуля" переводится на уровень логической "единицы" и он отпирает переключающий транзистор 30 первой отпирающей ступени 26 для управления схемным компонентом 2. С помощью выдаваемого переключающим транзистором 30 отпирающего сигнала 6 срабатывает регистр 2 и происходит управление сбросом, соответственно стиранием информационного содержания на значение логического "нуля". После этого выдается драйверный сигнал 43 в линию 54, с помощью которого активируется вторая отпирающая ступень 27 управляющей схемы 25 и стирается информационное содержание срабатывающего от второй отпирающей ступени 27 схемного компонента 3. После этого отпирающая ступень 27 выдает драйверный сигнал 46а в линию 46 через вентиль 62 НЕ-И и инвертор 63, который открывает все отпирающие ступени 28 и 29 второй управляющей схемы 25а для групп 4 и 5 ячеек памяти. За счет вида управления элементами запоминающего устройства 10 - 13 через адресный декодер 14 одна из ячеек памяти 10 - 13 всегда остается активной.
Для пояснения принципа действия части 25а управляющей схемы в последующем предполагается, что сперва срабатывает под действием адресного декодера 14 группа 4 ячеек памяти.
Тогда в активные ячейки 12 и 13 памяти переписываются логические значения шины 20 данных, находящиеся на линиях данных DB[0] - DB[7]. Таким образом, информационное содержание ячеек 12 и 13 памяти автоматически переписывается на приложенные к шине 20 данных значения нуля, что соответствует стиранию информационного содержания ячеек памяти. После этого через линию 51 к драйверу 41 следующей отпирающей ступени 29 прикладывается другой драйверный сигнал 45, который отпирает переключающий транзистор 33 отпирающей ступени 29 для выдачи управляющего сигнала 9. Управляющий сигнал 9 служит для управления ячейками 12 и 13 схемного компонента 5, в результате чего информационное содержание ячеек 12 и 13 памяти переписывается на находящееся на шине 20 данных значение логического "нуля". Таким образом, автоматически по группам, последовательно во времени адресуются все ячейки 10, 11, 12, 13 памяти с произвольным доступом и переписываются на значение логического "нуля" с шины 20 данных. Последовательное во времени адресование ячеек 10 - 13 памяти может производиться простым способом посредством иерархически организованной схемы декодирования запоминающего устройства с произвольным доступом с помощью управляющей схемы 25а согласно изобретению, так что необходимо предусмотреть только отдельные дополнительные логические схемы, которые легко реализовать. Только после того, как адресована группа ячеек 10 и 11 памяти, т.е. соответствующие линии слов находятся в активном состоянии, адресуется следующая группа ячеек 12 и 13 памяти запоминающего устройства с произвольным доступом. Таким образом, обеспечивается ограничение емкостной нагрузки шины 20 данных. Если в противоположность этому были бы одновременно открыты все ячейки 10 - 13 памяти запоминающего устройства с произвольным доступом, то шина 20 данных должна была бы иметь значительно большую драйверную способность, для того чтобы в самом неблагоприятном случае иметь возможность быстро перевести все ячейки памяти запоминающего устройства с произвольным доступом на значение логического "нуля". Шина 20 данных непосредственно после запускающего процесса стирания переводится на определенное значение, например все линии данных шины переводятся на значение логического "нуля".
Выдаваемый в конце управляющей схемы 25 последней отпирающей схемой 29 драйверный сигнал подается снова на вход отпирающей ступени 28.
На фиг.2 изображена подробно придаваемая управляющей схеме 25а схема 55 регулирования, которая при неправильном срабатывании вызывает повторное активирование управляющей схемы 25 в случае, если, например, при слишком коротком установленном времени прохождения драйверная мощность шины 20 данных окажется недостаточной для перевода регистра, соответственно ячейки памяти запоминающего устройства с произвольным доступом на значение логического "нуля", так что схема, которая питает шину данных, не имеет достаточной драйверной мощности, т. е. несмотря на продолжающееся управление схемными компонентами драйверной схемой 19 с шины данных в ячейки памяти записываются "неправильные" значения, отличающиеся от нуля. В этом случае схема 55 регулирования обеспечивает то, что разрешающий сигнал 53 для запуска управляющей схемы 25 еще раз кратковременно переводится на уровень логического "нуля" и затем на уровень логической "единицы", для того чтобы вызвать определенное повторное начало запуска цепочки из домино. Предусмотренная для этого схема 55 регулирования содержит вентили 56, 57 НЕ-ИЛИ, к входам которых подключены линии шины 20 данных, вентиль 58 НЕ-И, входы которого соединены с выходами вентилей 56 и 57 НЕ-ИЛИ, инвертор 59, ко входу которого подводится разрешающий сигнал 53, и вентиль 60 НЕ-ИЛИ, входы которого соединены с выходом инвертора 59 и выходом вентиля 58 НЕ-И, и выход которого линией 62 соединен с адресным декодером 14. Позицией 64 обозначены линии, на которых находятся отпирающие сигналы для регистров 2 и 3, соответственно линии выбора слов для ячеек памяти 10 - 13 запоминающего устройства с произвольным доступом. После активирования управляющей схемы 25, т.е. когда разрешающий сигнал имеет значение логической "единицы", все линии шины 20 данных переводятся на логический ноль. Если при определенных условиях драйверная способность шины 20 данных недостаточна для последовательного опрокидывания ячеек памяти 10 - 13 запоминающего устройства с произвольным доступом, то с помощью схемы 55 регулирования останавливается дальнейшее отпирание, соответственно сброс ячеек памяти при слишком малой драйверной мощности шины данных, и последовательное адресование продолжается лишь тогда, когда уровень шины 20 данных снова примет стабильные значения логического "нуля". Таким образом, на выходе вентиля 58 НЕ-И выдается логический сигнал "единица", когда только одна линия шины 20 данных принимает значение логической "единицы". Тем самым на выходе вентиля 60 НЕ-ИЛИ создается сигнал логического "нуля" и через линию 61 кратковременно выключается управляющая схема 25, пока шина 20 данных снова не примет значение логического "нуля". Тем самым после определенного заданного промежутка времени управляющая схема 25 снова самостоятельно запускается, при этом разрешающий сигнал 53, находящийся на входе инвертора 59 и на входе схемы 19 подвода и отбора информации, имеет значение логической "единицы".
Изобретение относится к схемному устройству с некоторым числом электронных схемных компонентов, состояние которых может переводится в исходное состояние. Техническим результатом является возможность возврата информационного содержания выбранных схемных компонентов на значение логического "нуля" без увеличения схемных затрат и площади схемы. Устройство содержит электронные схемные компоненты, схему выборки, стробирующие схемы, адресный декодер, схему регулирования, разрешающий переключатель, переключающий транзистор, сенсорное устройство. 3 з.п. ф-лы, 2 ил.
| US 4928266 А, 22.05.1990 | |||
| ДЕКОДЕР С ИСПРАВЛЕНИЕМ ОШИБОК | 1993 |
|
RU2054224C1 |
| DE 4135767 А1, 13.05.1993 | |||
| Машина для разделения сыпучих материалов и размещения их в приемники | 0 |
|
SU82A1 |
| ЕР 0574094 А2, 15.12.1993 | |||
| US 4572946 A, 28.02.1986. | |||
