УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ-ДЕКОДИРОВАНИЯ ДАННЫХ Российский патент 2003 года по МПК H03M5/16 

Изобретение относится к электронным схемам общего назначения, в частности к схемам кодирования, декодирования и преобразования данных при их передаче между удаленными друг от друга абонентами.

Известно устройство [1], содержащее подключенные к противоположным сторонам линии связи блоки передачи и приема данных, входы блоков передачи и выходы блоков приема данных являются входами и выходами устройства, линия связи содержит группу витых пар проводов по числу входов устройства. По одной из витых пар проводов линии передается сигнал синхронизации, по остальным витым парам - биты данных.

Недостатком устройства [1] является низкая эффективность использования линии связи. Для передачи n-разрядных слов линия должна содержать n+1 витую пару проводов, одна из которых используется для трансляции синхросигнала, а остальные - для пересылки битов данных.

Известно устройство [2] для кодирования - декодирования данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит генератор синхросигналов и блок кодирования, выход генератора синхросигналов является первым выходом синхронизации первого канала устройства, блок кодирования содержит шифратор и группу выходных усилителей, выходы шифратора соединены с входами выходных усилителей, выходы которых соединены с витыми парами проводов линии связи, блок приема данных содержит блок декодирования, первый блок синхронизации и первый регистр, блок декодирования содержит первый дешифратор и группу входных усилителей, входы которых соединены с витыми парами проводов линии связи, а выходы - с входами первого дешифратора, выходы которого соединены с входами данных первого регистра, первый блок синхронизации содержит элемент задержки и первый инвертор, выход которого является вторым выходом синхронизации первого канала устройства.

Устройство [2] преобразует параллельный двоичный код данных и синхросигнал в группу троичных сигналов, которая передается по линии связи, состоящей из группы витых пар проводов. На приемной стороне устройства группа троичных сигналов преобразуется в исходный двоичный код, сопровождаемый восстановленным синхросигналом.

Устройство [2] имеет недостаточно высокую скорость передачи данных. Это связано с тем, что, во-первых, при шифрации данных для их передачи по линии связи использованы не все потенциально возможные кодовые комбинации трехуровневых сигналов. Это, в свою очередь, приводит к тому, что дешифратор кодовых комбинаций оперирует неполным диапазоном кодов и поэтому не реализует потенциальные возможности восстановления кодированных данных. Во-вторых, в линии связи данные чередуются во времени с синхросигналом. Поэтому половина потенциальной пропускной способности линии связи теряется.

Цель изобретения - повышение скорости передачи данных.

Цель достигается тем, что в устройстве для кодирования - декодирования данных, содержащем подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит генератор синхросигналов и блок кодирования, выход генератора синхросигналов является первым выходом синхронизации первого канала устройства, блок кодирования содержит шифратор и группу выходных усилителей, выходы шифратора соединены с входами выходных усилителей, выходы которых соединены с витыми парами проводов линии связи, блок приема данных содержит блок декодирования, первый блок синхронизации и первый регистр, блок декодирования содержит первый дешифратор и группу входных усилителей, входы которых соединены с витыми парами проводов линии связи, а выходы - с входами первого дешифратора, выходы которого соединены с входами данных первого регистра, первый блок синхронизации содержит элемент задержки и первый инвертор, выход которого является вторым выходом синхронизации первого канала устройства, блок передачи данных дополнительно содержит второй блок синхронизации, блок сравнения, второй и третий регистры, второй блок синхронизации содержит второй дешифратор, второй инвертор, первый триггер и первый элемент И, выход которого является первым выходом синхронизации второго канала устройства, первый вход первого элемента И соединен с выходом первого триггера, второй вход первого элемента И соединен с выходом генератора синхросигналов и с входом второго инвертора, выход которого соединен с входом синхронизации первого триггера, вход данных которого соединен с выходом второго дешифратора, блок сравнения содержит компаратор, второй и третий триггеры, выход компаратора соединен с входом данных второго триггера, выход единичного плеча которого соединен с входом шифратора и с входом данных третьего триггера, выход которого соединен с входом установки нуля второго триггера, выход нулевого плеча которого соединен с входом установки нуля третьего триггера, входы синхронизации второго и третьего триггеров соединены с входами синхронизации второго и третьего регистров и с выходом генератора синхросигналов, входы данных второго регистра являются входами данных первого канала устройства и соединены с входами второго дешифратора, вход данных второго канала устройства и выходы второго регистра соединены с входами данных третьего регистра и с первой группой входов компаратора, вторая группа входов которого соединена с выходами третьего регистра и с входами шифратора, блок приема данных дополнительно содержит четвертый регистр и третий дешифратор, первый блок синхронизации дополнительно содержит группу формирователей импульсов, элемент ИЛИ, элемент ИЛИ - НЕ, второй элемент И и блок фазовой автоподстройки частоты, входы данных первого регистра соединены с входами формирователей импульсов, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с входом блока фазовой автоподстройки частоты, выход которого соединен с входом синхронизации первого регистра, с входом первого инвертора и с первым входом элемента ИЛИ - НЕ, выход которого соединен с входом синхронизации четвертого регистра, выходы первого регистра соединены с входами данных четвертого регистра и с вторым входом элемента ИЛИ - НЕ, выходы четвертого регистра являются выходами данных первого канала устройства и соединены с входами третьего дешифратора, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки, вход которого соединен с выходом первого инвертора, выход данных второго канала устройства соединен с выходом четвертого регистра, выход второго элемента И является вторым выходом синхронизации второго канала устройства.

На фиг.1 и 2 представлены схемы известных устройств [1] и [2]; на фиг.3 - временные диаграммы передачи данных устройством [2]; на фиг.4 - пример схемы включения предлагаемого устройства в телекоммуникационную систему, на фиг.5 - пример функциональной схемы блока передачи данных предлагаемого устройства, на фиг.6 - пример схемы дешифратора, используемого в блоках передачи и приема данных предлагаемого устройства, на фиг.7 - пример функциональной схемы блока приема данных предлагаемого устройства, на фиг.8, 9 и 10 - временные диаграммы передачи данных предлагаемым устройством.

Устройство [1] (фиг.1) содержит подключенные к противоположным сторонам линии связи 1 блоки 2 передачи и 3 приема данных, входы 4 блоков передачи и выходы 5 блоков приема данных являются входами и выходами устройства, линия связи 1 содержит группу витых пар 6 проводов по числу входов устройства.

Устройство [2] (фиг.2) содержит подключенные к противоположным сторонам линии связи 7 блок 8 передачи данных и блок 9 приема данных, блок 8 передачи данных содержит генератор 10 синхросигналов и блок 11 кодирования, выход 12 генератора 10 синхросигналов является первым выходом синхронизации первого канала устройства, блок 11 кодирования содержит шифратор 13 и группу выходных усилителей 14, выходы шифратора 13 соединены с входами выходных усилителей 14, выходы которых соединены с витыми парами 15 проводов линии связи 7, блок 9 приема данных содержит блок 16 декодирования, первый 17 блок синхронизации и первый 18 регистр, блок 16 декодирования содержит первый 19 дешифратор и группу входных усилителей 20, входы которых соединены с витыми парами 15 проводов линии связи 7, а выходы - с входами первого 19 дешифратора, выходы которого соединены с входами данных первого 18 регистра, первый 17 блок синхронизации содержит элемент 21 задержки и первый 22 инвертор, выход 23 которого является вторым выходом синхронизации первого канала устройства. Входы 24 шифратора 13 и выходы 25 регистра 18 являются входами и выходами данных первого канала устройства, вход элемента 21 задержки соединен с выходом первого 19 дешифратора, выход элемента 21 задержки соединен с входом первого 22 инвертора, выход которого соединен с входом синхронизации первого 18 регистра, выход генератора 10 синхросигналов соединен с входом шифратора 13.

Временные диаграммы 26 и 27 (фиг.3) соответствуют сигналам на выходе 12 и входах 24 блока 8 (см. фиг.2); диаграмма 28 отображает сигналы в линии 7; диаграммы 29 и 30 соответствуют сигналам на выходах дешифратора 19, диаграммы 31 и 32 - сигналам на выходах 23 и 25 блока 9.

Телекоммуникационная система (фиг.4) содержит предлагаемое устройство 33 для кодирования - декодирования данных и подключенные к нему первое - четвертое 34-37 оконечные устройства DTE1-DTE4. Устройство 33 содержит подключенные к противоположным сторонам линии связи 38 блок 39 передачи данных (DCE1) и блок 40 приема данных (DCE2). Линия связи 38 содержит витые пары 41 проводов. Выходы 42 и 43 блоков 39 и 40 являются первым и вторым выходами синхронизации первого канала устройства 33. Выходы 44 и 45 блоков 39 и 40 являются первым и вторым выходами синхронизации второго канала устройства 33. Группа входов 46 блока 39 передачи данных является группой входов данных первого канала устройства 33. Группа выходов 47 блока 40 приема данных является группой выходов данных первого канала устройства 33. Вход 48 блока 39 является входом данных второго канала устройства 33. Выход 49 блока 40 является выходом данных второго канала устройства 33. Указатели 50 и 51 показывают направления передачи данных по первому и второму каналам связи.

Блок 39 передачи данных (фиг.5) содержит генератор 52 синхросигналов и блок 53 кодирования, выход генератора 52 синхросигналов является первым 42 выходом синхронизации первого канала устройства, блок 53 кодирования содержит шифратор 54 и группу выходных усилителей 55, выходы шифратора 54 соединены с входами выходных усилителей 55, выходы которых соединены с витыми парами 41 проводов линии связи 38.

Блок 39 передачи данных дополнительно содержит второй 56 блок синхронизации, блок 57 сравнения, второй 58 и третий 59 регистры, второй 56 блок синхронизации содержит второй 60 дешифратор, второй 61 инвертор, первый 62 триггер и первый 63 элемент И, выход которого является первым 44 выходом синхронизации второго канала устройства, первый вход первого 63 элемента И соединен с выходом первого 62 триггера, второй вход первого 63 элемента И соединен с выходом генератора 52 синхросигналов и с входом второго 61 инвертоpa, выход которого соединен с входом синхронизации первого 62 триггера, вход данных которого соединен с выходом второго 60 дешифратора, блок 57 сравнения содержит компаратор 64, второй 65 и третий 66 триггеры, выход компаратора 64 соединен с входом данных второго 65 триггера, выход единичного плеча которого соединен с входом шифратора 54 и с входом данных третьего 66 триггера, выход которого соединен с входом установки нуля второго 65 триггера, выход нулевого плеча которого соединен с входом установки нуля третьего 66 триггера, входы синхронизации второго 65 и третьего 66 триггеров соединены с входами синхронизации второго 58 и третьего 59 регистров и с выходом 42 генератора 52 синхросигналов, входы данных второго 58 регистра являются входами 46 данных первого канала устройства и соединены с входами второго 60 дешифратора, вход 48 данных второго канала устройства и выходы второго 58 регистра соединены с входами данных третьего 59 регистра и с первой 67 группой входов компаратора 64, вторая 68 группа входов которого соединена с выходами третьего 59 регистра и с входами шифратора 54.

В примере, приведенном на фиг.6, дешифратор 60 содержит входы 69, 70, 71 и выход 72. Дешифратор 60 выполнен на элементах ИЛИ 73 и И - НЕ 74. Входы 70 и 71 дешифратора 60 соединены с входами элемента ИЛИ 73, вход 69 соединен с первым входом элемента И - НЕ 74, второй вход которого соединен с выходом элемента ИЛИ 73, выход элемента И - НЕ 74 является выходом 72 дешифратора 60.

Блок 40 приема данных (фиг.7) содержит блок 75 декодирования, первый 76 блок синхронизации и первый 77 регистр, блок 75 декодирования содержит первый 78 дешифратор и группу входных усилителей 79, входы которых соединены с витыми парами 41 проводов линии связи 38, а выходы - с входами первого 78 дешифратора, выходы которого соединены с входами данных первого 77 регистра, первый 76 блок синхронизации содержит элемент 80 задержки и первый 81 инвертор, выход которого является вторым 43 выходом синхронизации первого канала устройства.

Блок 40 приема данных дополнительно содержит четвертый 82 регистр и третий 83 дешифратор, первый 76 блок синхронизации дополнительно содержит группу формирователей 84 импульсов, элемент ИЛИ 85, элемент ИЛИ - НЕ 86, второй 87 элемент И и блок 88 фазовой автоподстройки частоты, входы данных первого 77 регистра соединены с входами формирователей 84 импульсов, выходы которых соединены с входами элемента ИЛИ 85, выход которого соединен с входом блока 88 фазовой автоподстройки частоты, выход которого соединен с входом синхронизации первого 77 регистра, с входом первого 81 инвертора и с первым входом элемента ИЛИ - НЕ 86, выход которого соединен с входом синхронизации четвертого 82 регистра, выходы первого 77 регистра соединены с входами данных четвертого 82 регистра и с вторым входом элемента ИЛИ - НЕ 86, выходы 47 четвертого 82 регистра являются выходами данных первого канала устройства и соединены с входами 89-91 третьего 83 дешифратора, выход 92 которого соединен с первым входом второго 87 элемента И, второй вход которого соединен с выходом элемента 80 задержки, вход которого соединен с выходом первого 81 инвертора, выход 49 данных второго канала устройства соединен с выходом четвертого 82 регистра, выход второго 87 элемента И является вторым 45 выходом синхронизации второго канала устройства. Структура дешифратора 83 совпадает со структурой дешифратора 60 (см. фиг.6).

Временные диаграммы 93 и 94 (фиг.8) отображают сигналы на выходе 42 и входах 46 блока 39; диаграммы 95 и 96 - сигналы на входе 72 и выходе триггера 62; диаграммы 97 и 98 - сигналы на выходе 44 и входе 48 блока 39; диаграмма 99 - сигналы на выходах регистра 58; диаграммы 100 и 101 - сигналы на выходах регистра 59; диаграмма 102 - сигналы в линии связи 38; диаграммы 103 и 104 - сигналы на выходах дешифратора 78; диаграммы 105 и 106 - сигналы на входе и выходе блока 88; диаграммы 107 и 108 - сигналы на выходах регистра 77; диаграммы 109 и 110 - сигналы на выходах 43 и 47 блока 40; диаграммы 111 и 112 - сигналы на выходе 49 блока 40 и на выходе дешифратора 83; диаграмма 113 - сигнал на выходе 45 блока 40.

Временные диаграммы 114 и 115 (фиг.9) отображают сигналы на выходе 42 и входах 46 блока 39; диаграмма 116 - сигнал на выходе 44 блока 39; диаграммы 117 и 118 - сигналы на входах регистра 59; диаграммы 119 и 120 - сигналы на выходах регистра 59; диаграммы 121, 122 и 123 - сигналы на выходах компаратора 64 и триггеров 65 и 66; диаграмма 124 - сигналы в линии связи 38; диаграммы 125, 126 и 127 - сигналы на выходах дешифратора 78; диаграммы 128 и 129 - сигналы на входе и выходе блока 88; диаграммы 130, 131 и 132 - сигналы на выходах регистра 77; диаграммы 133 и 134 - сигналы на выходах инвертора 81 и элемента ИЛИ - НЕ 86; диаграммы 135 и 136 - сигналы на выходах регистра 82; диаграмма 137 - сигнал на выходе 45 блока 40.

Временные диаграммы 138 и 139 (фиг.10) отображают сигналы на выходе 42 и входах 46 блока 39; диаграммы 140 и 141 - сигналы на входе 72 и выходе триггера 62; диаграммы 142 и 143 - сигналы на выходе 44 и входе 48 блока 39; диаграмма 144 - сигналы на выходах регистра 58; диаграммы 145 и 146 - сигналы на выходах регистра 59; диаграммы 147 и 148 - сигналы на входе данных и выходе триггера 65; диаграмма 149 - сигналы в линии связи 38; диаграммы 150, 151 и 152 - сигналы на выходах дешифратора 78; диаграммы 153 и 154 - сигналы на входе и выходе блока 88; диаграммы 155, 156 и 157 - сигналы на выходах регистра 77; диаграммы 158 и 159 - сигналы на выходах инвертора 81 и элемента ИЛИ - НЕ 86; диаграммы 160 и 161 - сигналы на выходах регистра 82; диаграммы 162 и 163 - сигналы на выходах дешифратора 83 и элемента И 87.

В схеме, приведенной на фиг.1, четырехразрядный параллельный код данных DIN (X Y Z V) и сопровождающий его синхросигнал CIN передаются по витым парам 6 проводов линии связи 1 к удаленному абоненту. Напряжение между проводами витой пары 6 может быть отрицательным или положительным в зависимости от значения передаваемого бита (лог. 0 или 1). Выходной код данных DOUT (X Y Z V) и принятый синхросигнал COUT совпадают с входными с точностью до задержек передачи.

Пересылка четырехразрядного параллельного кода и синхросигнала может быть выполнена по меньшему числу витых пар проводов с использованием схемы [2] , показанной на фиг.2.

В этой схеме применено трехуровневое кодирование сигналов в линии связи 7. Напряжение U1 (U2, U3) между проводами витой пары 15 может быть отрицательным, нулевым или положительным (сокращенно: -, 0, +). Это напряжение формируется усилителем 14 в зависимости от сочетания битов E1 F1 (G1 H1, K1 L1) на его входах следующим образом. При Е1=F1=0 (G1=H1=0, K1=L1-0) напряжение U1 (U2, U3) нулевое, при E1=0, F1=1 (G1=0, H1=1; K1=0, L1=1) - отрицательное, при E1=1, F1=0 (G=1, H1=0; K1=1, L1=0) - положительное. Код E1 F1 G1 H1 K1 L1 формируется шифратором 13 из входного кода X1 Y1 Z1 V1 С1 (данные, синхросигнал), например, как показано в левой части табл. 1.

Входные усилители 20 и дешифратор 19 осуществляют обратное преобразование сигналов, представленных напряжениями U1, U2 и U3 в витых парах проводов линии связи. В этом можно убедиться сопоставлением левой и правой частей табл. 1 - они симметричны. В центральной части таблицы показаны 17 (из 3³=27 возможных) комбинаций S сигналов в линии связи. Первая (S=1) комбинация (0 0 0) выбрана для отображения единичного состояния синхросигнала С1. Символы "x" в левой части таблицы означают, что при С1=1 входные сигналы TxD не воспринимаются шифратором. Эти же символы в правой части таблицы показывают, что при выдаче восстановленного синхросигнала С2 выходные данные Х2 Y2 Z2 V2 не определены и не могут использоваться для выдачи абоненту. Остальные 16 комбинаций сигналов в линии связи распределены для отображения 16 состояний четырехразрядного кода X1 Y1 Z1 V1 при условии, что С1=0. Шифратор и дешифратор могут быть выполнены на основе ПЗУ, программируемой логики или построены из обычных логических элементов.

Из временных диаграмм, показанных на фиг.3, следует, что сигналы W, передаваемые по линии связи 7, поочередно отображают синхросигнал С1 и данные (группу битов X1, Y1, Z1, V1). Как отмечалось, группа выходных сигналов Х2, Y2, Z2, V2 дешифратора 19 не определена при наличии синхросигнала. Этот факт отмечен затемненными областями на временной диаграмме 30 группы Q сигналов Х2, Y2, Z2, V2, Для устранения неопределенности этих сигналов применен параллельный регистр 18. Данные принимаются в него по положительному фронту сигнала С3, который формируется из сигнала С2 после его задержки на четверть периода синхросигнала и последующего инвертирования. В результате сигналы RxD и RxC с некоторой задержкой повторяют сигналы TxD и ТxС.

Принцип действия предлагаемого устройства (см. фиг.4 - фиг.7) близок рассмотренному, но отличается следующими основными признаками. Во-первых, по линии связи передается большее число кодовых комбинаций (в рассмотренном далее примере использованы все возможные комбинации). Совокупность этих комбинаций несет более высокую информационную нагрузку. Это позволяет при том же числе проводов линии связи, что и в устройстве-прототипе, построить дополнительный (второй) канал связи, который работает параллельно с основным (первым) каналом, не ухудшая его характеристик. Скорость передачи данных предлагаемым устройством складывается из скоростей передачи данных по обоим каналам и, следовательно, она более высокая по сравнению со скоростью передачи данных одноканальным прототипом. Во-вторых, по линии связи передаются только коды данных и, если это необходимо, признаки повтора передаваемого кода. При этом гарантируется изменение состояния линии в каждом такте, что позволяет надежно восстановить синхросигнал блоком приема данных. Таким образом, скорость передачи данных предлагаемым устройством дополнительно увеличена по сравнению с прототипом [2] за счет исключения непосредственной пересылки кодированного синхросигнала по каналу связи.

Предлагаемое устройство 33 (фиг.4) подключено к четырем оконечным устройствам DTE1 (34) - DTE4 (37), например к четырем компьютерам. В процессе работы системы данные передаются из устройства 34 в устройство 36 по основному (первому) каналу. Одновременно с этим по дополнительному (второму) каналу данные передаются из устройства 35 в устройство 37. (Для передачи данных в обратном направлении необходимо второе устройство 33, включенное встречно).

Сигнал ТxС1 обеспечивает синхронную передачу данных TxD1 первого канала из устройства 34 в блок 39. Сигнал ТxС2 обеспечивает синхронную передачу данных TxD2 второго канала из устройства 35 в блок 39. Положительные фронты сигнала ТxС1 задают границы битовых интервалов для каждого входного сигнала из группы 46. Положительные фронты сигнала ТxС2 задают границы битовых интервалов сигнала TxD2. Отрицательные фронты сигналов ТxС1 и ТxС2 гарантируют истинность соответствующих данных TxDl и TxD2. Аналогичные функции выполняют синхросигналы RxC1 и RxC2 сопровождения данных RxD1 и RxD2. Как будет показано, поток данных по первому каналу связи имеет постоянную скорость, в отличие от потока данных по второму каналу. Скорость передачи битов по второму каналу зависит от кодов в первом канале и при случайном равномерном распределении последних составляет 62,5% скорости передачи четырехразрядных слов данных по первому каналу.

Все процессы, протекающие при передаче данных предлагаемым устройством, синхронизируются от генератора 52 (см. фиг 5). По положительному фронту сигнала ТxС1 на входы 46 устройства поступает очередной четырехразрядный двоичный код Х0 Y0 Z0 V0 данных TxD1 (Х0 - старший разряд). В примере, приведенном на временных диаграммах 93 и 94 (см. фиг.8), от источника данных под управлением сигнала ТхС1 поступает такая последовательность кодов TxDl: 0101₂=5, 0101₂=3, 1100₂=12,..., 0001₂=1. При этом коды, помеченные символами "*", препятствуют распространению данных по дополнительному каналу в соответствующих битовых интервалах.

Регистр 58 принимает данные по положительному фронту сигнала ТxС1, поэтому в этом регистре фиксируется "старый" код TxD1, прежде чем на его входы поступит "новый" код. (По аналогичной схеме построены обычные сдвиговые регистры с общей цепью синхронизации.) В результате данные Р1 на выходах регистра 58 формируются с задержкой на один такт по сравнению с данными TxD1 на его входах (см. диаграмму 99, повторяющую диаграмму 94 со сдвигом вправо на один период сигнала ТxС1).

Данные TxD1 анализируются дешифратором 60. Если данные принадлежат диапазону 0, 1, 2,..., 9 (коды представлены в десятичном виде), то на выходе 72 дешифратора 60 формируется сигнал А=1. Если данные принадлежат диапазону 10, 11, 12, . .., 15, то на выходе дешифратора формируется сигнал А=0 (см. временную диаграмму 95). Как показано на фиг.6, дешифратор может быть выполнен на двух логических элементах 73 и 74. Сигнал А с выхода дешифратора 60 принимается в триггер 62 по отрицательному фронту сигнала ТxС1 (см. временную диаграмму 96). Сигнал В=0 с выхода триггера 62 закрывает элемент И 63 и препятствует формированию сигнала ТxС2 в тех ситуациях, когда необходимо приостановить передачу данных по второму каналу (см. временную диаграмму 97). Поэтому данные TxD2 запрашиваются блоком 39 и поступают на его вход с переменным темпом по мере возможности их передачи по второму каналу (см. временную диаграмму 98). Таким образом, блок синхронизации 56 регулирует темп поступления данных по второму каналу связи.

Далее данные из первого и второго каналов фиксируются в регистре 59 и поступают на входы шифратора 54 блока кодирования 53. Одновременно с этим данные анализируются на совпадение в соседних тактах с помощью блока сравнения 57. В кодовой ситуации, приведенной на фиг.8, совпадений данных в соседних тактах нет (реакция на совпадения рассматривается при описании временных диаграмм, приведенных на фиг.9 и 10). В отсутствие совпадений сигнал W2 постоянно равен 0.

Шифратор 54, усилители 55, 79 и дешифратор 78 выполняют преобразование кодов в соответствии с табл. 2.

В предлагаемом устройстве так же, как и в прототипе, применено трехуровневое кодирование сигналов в линии связи 38. Напряжение U1 (U2, U3) между проводами витой пары 41 может быть отрицательным, нулевым или положительным (сокращенно: -, 0, +). Это напряжение формируется усилителем 55 в зависимости от сочетания битов E1 F1 (G1 H1, K1 L1) на его входах следующим образом. При Е1=F1=0 (G1=H1=0, K1=L1=0) напряжение U1 (U2, U3) нулевое, при Е1= 0, F1=1 (G1=0, H1=1; K1=0, L1=1) - отрицательное, при E1=1, F1=0 (G=1, H1=0; K1=1, L1=0) - положительное. Код E1 F1 G1 H1 K1 L1 формируется шифратором 54 из входного кода Х2 Y2 Z2 V2 J2 W2, как показано в левой части табл. 2 (Х2 Y2 Z2 V2 J2 - совокупные данные из первого и второго каналов, W2 - признак совпадения совокупных данных, полученных в текущем и предыдущем тактах).

Входные усилители 79 и дешифратор 78 осуществляют обратное преобразование сигналов, представленных напряжениями U1, U2 и U3 в витых парах проводов линии связи. В графе S табл. 2 перечислены З³=^: 27 возможных состояний трехуровневых сигналов U1-U3 в линии связи. Первое состояние (S=1) соответствует нулевым напряжениям в линии: (Ul U2 U3)=(0 0 0). Это состояние выбрано для отображения единичного значения признака W2 повтора кодов. Символы "x" в левой части первой строки таблицы означают, что при W2=1 входной код Х2 Y2 Z2 V2 J2 не воспринимается шифратором. Эти же символы в правой части первой строки таблицы показывают, что при обнаружении в линии связи состояния S= 1 биты Х3 Y3 Z3 V3 J3 на выходах дешифратора 78 могут быть произвольными, при этом восстановленный признак W3 повтора кодов равен единице.

Состояния S=2, 3,...,27, соответствующие условию W2=0, используются для отображения данных первого и, в дополнение к этому, по возможности, второго каналов. Как следует из табл. 2, коды Р2, принадлежащие диапазону 0-9, представлены двумя равноценными копиями. Первая копия размещена в строках с номерами 2-11 и сопровождается нулевым значением сигнала J2. Вторая копия размещена в строках с номерами 18-27 и сопровождается единичным значением сигнала J2. Передача первой или второй копии кода Р2 по первому каналу сопровождается передачей одного бита данных J2 по второму каналу. Коды Р2, принадлежащие диапазону 10-15, представлены в единственном экземпляре и размещены в строках 12-17. При передаче этих кодов состояние сигнала J2 не учитывается (что отражено символами "x" в столбце "J2" таблицы). Это означает, что в данной ситуации параллельная передача данных по второму каналу невозможна.

Продолжая рассмотрение кодовой ситуации, показанной на фиг.8, отметим, что в соответствии с временной диаграммой 102 в линии связи наблюдается такая последовательность состояний S: 2, 4, 23,...,27. Эти состояния дешифрируются, см. временные диаграммы 103 и 104. Области неопределенности сигналов выделены на диаграммах затемненными участками.

Формирователи 84 импульсов реагируют на любое изменение входного сигнала выдачей кратковременного положительного импульса (сигнала лог. 1) на вход элемента ИЛИ 85. Как будет показано, при передаче любой последовательности кодов состояние линии связи изменяется в каждом такте, поэтому на выходе элемента ИЛИ 85 формируется непрерывная последовательность импульсов, показанная на диаграмме 105.

Эта последовательность поступает на вход синхронизации блока 88 фазовой автоподстройки частоты. Блок 88 может быть выполнен по одной из известных схем (см., например, пат. США 6215835 В1). Он предназначен для формирования высокостабильного синхросигнала SYN2 на основе непрерывного слежения за входным сигналом SYN1. В данном примере отрицательный фронт сигнала SYN2 привязан к положительному фронту сигнала SYN1 (см. диаграммы 105 и 106). Благодаря достаточной инерционности блока 88 сигнал SYN2 практически нечувствителен к "дрожанию фазы" сигнала SYN1 и иным его кратковременным искажениям, вызванным помехами в канале связи. (Такое использование стандартного блока фазовой автоподстройки частоты в телекоммуникационных системах является общепринятым и далее не детализируется).

По положительному фронту сигнала SYN2 установившиеся на выходе дешифратора 78 сигналы фиксируются в регистре 77 (см. диаграммы 107 и 108). Так как в данной ситуации нет повторов, код из регистра 77 переписывается в регистр 82. (При наличии повтора элемент ИЛИ - НЕ 86 блокируется сигналом W4=1, в результате содержимое регистра 82 не обновляется). Код из регистра 82 поступает на выходы данных первого и второго каналов устройства (см. диаграммы 110 и 111). Дешифратор 83 при распознании кодов, помеченных на диаграмме 110 символами "*", формирует сигнал М=0 (диаграмма 112). Этот сигнал препятствует передаче через элемент И 87 синхросигнала RxC1, незначительно задержанного элементом 80, который компенсирует суммарную задержку элемента ИЛИ - НЕ 86, регистра 82 и дешифратора 83. В результате отрицательные фронты сигнала RxC2 (диаграмма 113) всегда соответствуют истинным битам данных второго канала несмотря на неравномерный темп их передачи.

Временные диаграммы, показанные на фиг.9, соответствуют передаче данных, в которых имеются повторы кодов в соседних тактах. Рассмотренные ранее приостановки передачи данных по второму каналу пока исключаются для упрощения описания. (Комбинация приостановок передачи и повторов кодов рассмотрена далее, см. фиг.10).

Из диаграмм 114-120 следует, что через блок 39 проходит равномерный поток данных. При этом сигнал В на выходе триггера 62 постоянно равен единице, так как коды TxD1 принадлежат диапазону 0-9. Компаратор 64 при обнаружении совпадений кодов, передаваемых в смежных тактах, формирует сигнал W1=1 (диаграмма 121). Этот сигнал сдвигается триггером 65 на один такт и "прореживается" триггером 66, если длительность сигнала составляет два или более тактов (диаграммы 122, 123). Результирующий сигнал W2, формируемый блоком сравнения 57, поступает на шифратор 54 вместе с данными и несет информацию о повторах кодов. Благодаря "прореживанию", сигнал W2 не может оставаться в единичном состоянии более чем в одном такте. Это гарантирует изменение состояния S линии связи при сколь угодно длительных повторах передаваемых кодов в смежных тактах. В отсутствие повторов состояние линии также постоянно изменяется благодаря принятой кодировке, представленной в табл.2.

Передаваемая последовательность состояний линии (диаграмма 124) не содержит повторов, хотя таковые имеются в потоке данных. Из этой диаграммы следует, при длительном повторе данных "искусственное" состояние S=1 перемежается с "истинным" состоянием, равным в данном примере "22". Как и в предыдущем примере, состояние линии дешифрируется, формируются синхроимпульсы для блока 88 фазовой автоподстройки частоты, принятые биты записываются в регистр 77 (диаграммы 125-131). Сигнал W4=1 блокирует прием данных в регистр 82 в тех ситуациях, когда данные не определены, а код в регистре не должен изменяться. Это позволяет восстановить на выходах устройства правильную последовательность данных, как показано на диаграммах 132-137.

Временные диаграммы, показанные на фиг.10, отражают общий случай передачи данных, при котором одновременно могут наблюдаться как неравномерный темп их поступления по второму каналу (см. фиг.8), так и повторы передаваемых кодов (см. фиг.9). Действительно последовательность, представленная на диаграмме 139, содержит пять кодов, помеченных символом "*", которые временно приостанавливают передачу данных по второму каналу. В то же время суммарный код данных Х2 Y2 Z2 V2 J2 на входах шифратора 54 одинаков в трех смежных тактах (см. диаграммы 146, 145 данных Р2, J2). Поэтому в данной ситуации блоки 56 синхронизации и 57 сравнения работают независимо с совмещением во времени (диаграммы 138-148).

Код из линии связи (диаграмма 149) преобразуется блоком 75 и последовательно продвигается к выходам устройства, как было показано в предыдущих примерах. При обнаружении повторов блокируется прием данных в регистр 82, а при выявлении условий приостановки работы второго канала временно прекращается выдача синхросигнала RxC2 (диаграммы 150-163). В результате входные данные TxD1 и TxD2 с некоторой задержкой воспроизводятся на выходах устройства и сопровождаются соответствующими синхросигналами.

При равномерном случайном распределении кодов TxD1 в основном канале вероятность их попадания в диапазон 0-9 равна 10/16=0,625. Каждое попадание в этот диапазон сопровождается передачей одного бита данных по дополнительному каналу. Поэтому скорость передачи битов по дополнительному каналу составляет 62,5% скорости передачи четырехразрядных кодов TxD1 по основному каналу. Протокол передачи данных может предусматривать передачу нулевых кодов TxD1 в незанятом состоянии основного канала. Тогда дополнительный канал используется в каждом такте синхросигнала, т.е. в нем полностью исключаются приостановки передачи данных.

Для исключения неблагоприятных ситуаций, при которых в течение длительных промежутков времени коды попадают в диапазон 10 - 15, можно применить скремблирование одного или двух старших разрядов данных TxDl перед их подачей на входы 46 с последующим дескремблированием на выходах 47.

Дополнительное увеличение скорости передачи данных (в два раза по сравнению с прототипом) достигнуто благодаря передаче синхросигнала по линии в неявном виде, т.е. в форме гарантированно изменяющихся состояний линии в любых смежных тактах.

Источники информации
1. Патент США 5160929, фиг. 1.

2. Патент США 5160929, фиг. 2 (прототип).

Изобретение относится к устройствам для кодирования - декодирования данных и может быть использовано в синхронных телекоммуникационных системах. Технический результат, достигаемый при реализации изобретения, - повышение скорости передачи данных. Устройство содержит подключенные к противоположным сторонам линии связи блоки передачи и приема данных, блок передачи данных содержит генератор синхросигналов и блок кодирования, блок кодирования содержит шифратор и группу выходных усилителей, блок приема данных содержит блок декодирования, первый блок синхронизации и первый регистр, блок декодирования содержит первый дешифратор и группу входных усилителей, первый блок синхронизации содержит элемент задержки и первый инвертор. Повышение скорости передачи данных достигнуто благодаря использованию дополнительного канала связи (параллельно с основным) и исключению тактов передачи синхросигнала без увеличения числа витых пар проводов линии. 10 ил., 2 табл.

Устройство для кодирования-декодирования данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит генератор синхросигналов и блок кодирования, выход генератора синхросигналов является первым выходом синхронизации первого канала устройства, блок кодирования содержит шифратор и группу выходных усилителей, выходы шифратора соединены с входами выходных усилителей, выходы которых соединены с витыми парами проводов линии связи, блок приема данных содержит блок декодирования, первый блок синхронизации и первый регистр, блок декодирования содержит первый дешифратор и группу входных усилителей, входы которых соединены с витыми парами проводов линии связи, а выходы - с входами первого дешифратора, выходы которого соединены с входами данных первого регистра, первый блок синхронизации содержит элемент задержки и первый инвертор, выход которого является вторым выходом синхронизации первого канала устройства, отличающееся тем, что блок передачи данных дополнительно содержит второй блок синхронизации, блок сравнения, второй и третий регистры, второй блок синхронизации содержит второй дешифратор, второй инвертор, первый триггер и первый элемент И, выход которого является первым выходом синхронизации второго канала устройства, первый вход первого элемента И соединен с выходом первого триггера, второй вход первого элемента И соединен с выходом генератора синхросигналов и с входом второго инвертора, выход которого соединен с входом синхронизации первого триггера, вход данных которого соединен с выходом второго дешифратора, блок сравнения содержит компаратор, второй и третий триггеры, выход компаратора соединен с входом данных второго триггера, выход единичного плеча которого соединен с входом шифратора и с входом данных третьего триггера, выход которого соединен с входом установки нуля второго триггера, выход нулевого плеча которого соединен с входом установки нуля третьего триггера, входы синхронизации второго и третьего триггеров соединены с входами синхронизации второго и третьего регистров и с выходом генератора синхросигналов, входы данных второго регистра являются входами данных первого канала устройства и соединены с входами второго дешифратора, вход данных второго канала устройства и выходы второго регистра соединены с входами данных третьего регистра и с первой группой входов компаратора, вторая группа входов которого соединена с выходами третьего регистра и с входами шифратора, блок приема данных дополнительно содержит четвертый регистр и третий дешифратор, первый блок синхронизации дополнительно содержит группу формирователей импульсов, элемент ИЛИ, элемент ИЛИ - НЕ, второй элемент И и блок фазовой автоподстройки частоты, входы данных первого регистра соединены с входами формирователей импульсов, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с входом блока фазовой автоподстройки частоты, выход которого соединен с входом синхронизации первого регистра, с входом первого инвертора и с первым входом элемента ИЛИ - НЕ, выход которого соединен с входом синхронизации четвертого регистра, выходы первого регистра соединены с входами данных четвертого регистра и с вторым входом элемента ИЛИ - НЕ, выходы четвертого регистра являются выходами данных первого канала устройства и соединены с входами третьего дешифратора, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки, вход которого соединен с выходом первого инвертора, выход данных второго канала устройства соединен с выходом четвертого регистра, выход второго элемента И является вторым выходом синхронизации второго канала устройства.