УСТРОЙСТВО ОЦЕНКИ ДЕЙСТВИТЕЛЬНОГО ЗНАЧЕНИЯ ЕДИНИЦЫ ФИЗИЧЕСКОЙ ВЕЛИЧИНЫ АНАЛОГОВОГО ГРУППОВОГО ЭТАЛОНА Российский патент 2004 года по МПК G06G7/20 G06F17/17 G06F17/18 

Текст описания в факсимильном виде (см. графическую часть)с

Изобретение относится к автоматике и вычислительной технике и может быть использовано в метрологии при создании аналоговых групповых эталонов. Техническим результатом является улучшение точности оценки действительного значения единицы физической величины аналогового группового эталона и формирование на выходе устройства оценки действительного значения единицы физической величины, получаемой по методу максимального правдоподобия с учетом действительного значения единицы физической величины аналогового группового эталона в предшествующий момент времени. Технический результат достигается за счет того, что устройство содержит регистры, делители, степенные преобразователи, умножители, сумматоры, квадраторы, инверторы, блок компараторов и блок формирования. 9 ил., 8 табл.

Устройство оценки действительного значения единицы физической величины аналогового группового эталона, содержащее регистр, отличающееся тем, что в него дополнительно введены 3n+3 сумматоров, 4n+2 регистров, 3n+1 умножителей, n квадраторов, 2n+1 делителей, n степенных преобразователей, на выходе которых формируются сигналы, соответствующие квадратному корню сигналов, поступивших на их вход, n+1 инверторов, блок компараторов и блок формирования, причем выходы первых регистров соединены с первыми входами первых делителей соответственно, вторые входы которых соединены с выходом второго регистра, а выходы - со входами степенных преобразователей соответственно, выходы которых соединены с первыми входами первых умножителей соответственно, вторые входы которых соединены с выходами третьих регистров соответственно, а выходы - с входами первого сумматора соответственно, выход которого соединен со входом первого инвертора, выход которого соединен с n-ым входом второго сумматора и со вторыми входами третьих сумматоров, выходы которых соединены с первыми входами с первого по n-1-й вторых умножителей соответственно, а первые входы - с выходами блока формирования соответственно и с первого по n-1-й входы второго сумматора, выход которого соединен с первым входом n-го из вторых умножителей, вторые входы вторых умножителей соединены с выходом четвертого регистра, а выходы - со входами вторых инверторов, выходы которых соединены со вторыми входами седьмых сумматоров соответственно и первыми входами четвертых сумматоров соответственно, вторые входы которых соединены с выходами пятых регистров соответственно, а выходы - с первыми входами третьих умножителей соответственно, выходы которых соединены с входами пятого сумматора, выход которого соединен с первым входом второго делителя, второй вход которого соединен с выходом шестого сумматора, входы которого соединены со вторыми входами третьих умножителей соответственно и выходами третьих делителей соответственно, вторые входы которых соединены с выходом четвертого умножителя, входы которого соединены с первыми входами третьих делителей соответственно и выходами квадраторов соответственно, входы которых соединены соответственно с выходами седьмых сумматоров, первые входы которых соединены с выходами шестых регистров соответственно, входы блока формирования соединены с выходами блока компараторов соответственно, входы которого являются входами устройства, выход второго делителя является выходом заявляемого устройства, при этом выходные сигналы блока компараторов γ_i(j), i<j, формируются в соответствии с выражением γ_i(j)=X_j-X_i, где - X_i,_j - значения единицы физической величины i, j-го хранителя аналогового группового эталона, поступающие на входы устройства i<j; а выходные сигналы блока формирования G_i, формируются в соответствии с выражением

при количестве хранителей аналогового группового эталона от трех до шести