ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2006 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, рис.18.2а на стр.315 в книге Каяцкас А.А. Основы радиоэлектроники. М.: Высш. шк., 1988), которые реализуют простую симметричную булеву функцию τ₂=х₁х₂∨х₁х₃∨х₂х₃, зависящую от трех аргументов - входных двоичных сигналов х₁, х₂, х₃, х₃∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2248034, кл. G 06 F 7/38, 2005 г.), который содержит семь мажоритарных элементов и реализует любую из четырех простых симметричных булевых функций τ₁=х₁∨х₂∨х₃∨х₄, τ₂=х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄,τ₃=х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄, τ₄=x₁x₂x₃х₄, зависящих от четырех аргументов - входных двоичных сигналов х₁, х₂, х₃, х₄∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что максимальное время задержки распространения сигнала в прототипе определяется выражением Δt=6Δt_M, где Δt_M есть время задержки мажоритарного элемента.

Техническим результатом изобретения является повышение быстродействия при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семь мажоритарных элементов и подключенном первым информационным входом к объединенным вторым входам первого - третьего мажоритарных элементов, особенность заключается в том, что объединенные третьи входы первого, шестого и объединенные третьи входы второго, четвертого мажоритарных элементов образуют соответственно второй и третий информационные входы логического преобразователя, четвертый информационный вход которого образован объединенными третьими входами третьего, пятого мажоритарных элементов, выход i-го мажоритарного элемента соединен с вторым входом (i+3)-го мажоритарного элемента, а i-ый вход и выход седьмого мажоритарного элемента подключены соответственно к выходу (i+3)-го мажоритарного элемента и выходу логического преобразователя, первый и второй настроечные входы которого образованы соответственно объединенными первыми входами первого - третьего и объединенными первыми входами четвертого - шестого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁-1₇, причем объединенные вторые входы элементов 1₁-1₃ и объединенные третьи входы элементов 1₁, 1₆ соединены соответственно с первым и вторым информационными входами логического преобразователя, подключенного третьим и четвертым информационными входами соответственно к объединенным третьим входам элементов 1₂, 1₄ и объединенным третьим входам элементов 1₃, 1₅, выход элемента 1_i соединен с вторым входом элемента 1_i+3, а i-ый вход и выход элемента 1₇ подключены соответственно к выходу элемента 1_i+3 и выходу логического преобразователя, первый и второй настроечные входы которого образованы соответственно объединенными первыми входами элементов 1₁-1₃ и объединенными первыми входами элементов 1₄-1₆.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый - четвертый информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы x₁-x₄∈{0,1} и f₁, f₂∈{0,1}. На выходе мажоритарного элемента 1_k имеем а_k1#а_k2#а_k3=а_k1а_k2∨a_k1a_k3∨a_k2a_k3, где а_k1, а_k2, а_k3 и #, ∨, · есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Следовательно, если на первом входе элемента 1_k присутствует "1" либо "0", то этот элемент будет выполнять операцию а_k2∨a_k3 либо а_k2а_k3. Таким образом, на выходе предлагаемого преобразователя получим

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь реализует любую из четырех простых симметричных булевых функций τ₁=x₁∨x₂∨x₃∨x₄, τ₂=x₁x₂∨x₁x₃∨x₁x₄∨x₂x₃∨x₂x₄∨x₃x₄, τ₃=x₁x₂x₃∨x₁x₂x₄∨x₁x₃x₄∨x₂x₃x₄, τ₄=x₁x₂x₃x₄, зависящих от четырех аргументов - входных двоичных сигналов x₁, x₂, x₃, x₄∈{0,1}, и обладает более высоким по сравнению с прототипом быстродействием, так как максимальное время задержки распространения сигнала в указанном преобразователе определяется выражением Δt=3Δt_M, где Δt_M есть время задержки мажоритарного элемента. Дополнительным достоинством предлагаемого логического преобразователя является на четыре мажоритарных элемента меньший по сравнению с прототипом аппаратурный состав.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является повышение быстродействия. Устройство содержит семь мажоритарных элементов, четыре информационных входов, два настроечных. 1 ил.

Логический преобразователь для реализации любой из четырех простых симметричных булевых функций, содержащий семь мажоритарных элементов и подключенный первым информационным входом к объединенным вторым входам первого-третьего мажоритарных элементов, отличающийся тем, что объединенные третьи входы первого, шестого и объединенные третьи входы второго, четвертого мажоритарных элементов образуют соответственно второй и третий информационные входы логического преобразователя, четвертый информационный вход которого образован объединенными третьими входами третьего, пятого мажоритарных элементов, выход i-го мажоритарного элемента соединен с вторым входом (i+3)-го мажоритарного элемента, а i-й вход и выход седьмого мажоритарного элемента подключены соответственно к выходу (i+3)-го мажоритарного элемента и выходу логического преобразователя, первый и второй настроечные входы которого образованы соответственно объединенными первыми входами первого-третьего и объединенными первыми входами четвертого-шестого мажоритарных элементов.