ЛОГИЧЕСКИЙ МОДУЛЬ Российский патент 2010 года по МПК G06F7/57 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2262733, кл. G06F 7/00, 2005 г.), которые с помощью двух двоичных сигналов у₁,у₂∈{0,1} реализуют любую из трех простых симметричных булевых функций х₁∨х₂∨х₃, х₁х₂∨х₁х₃∨х₂х₃, х₁х₂х₃, зависящих от трех аргументов - входных двоичных сигналов х₁,х₂,х₃∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относится невозможность реализации простых симметричных булевых функций х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄, х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄, зависящих от четырех аргументов - входных двоичных сигналов х₁,х₂,х₃,х₄∈{0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2249844, кл. G06F 7/38, 2005 г.), который содержит два мажоритарных элемента, элемент И, элемент ИЛИ и с помощью двух двоичных сигналов у₁,у₂∈{0,1} реализует любую из трех простых симметричных булевых функций х₁∨х₂∨х₃, х₁х₂∨х₁х₃∨х₂х₃, х₁х₂х₃, зависящих от трех аргументов - входных двоичных сигналов х₁,х₂,х₃∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится невозможность реализации при у₁=1, у₂=х₄ и у₁=х₄, у₂=0 простых симметричных булевых функций соответственно х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄ и х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄, зависящих от четырех аргументов - входных двоичных сигналов х₁,х₂,х₃,х₄∈{0,1}.

Техническим результатом изобретения является реализация с помощью двух двоичных сигналов у₁, у₂ любой из трех простых симметричных булевых функций х₁∨х₂∨х₃, х₁х₂∨х₁х₃∨х₂х₃, х₁х₂х₃, зависящих от трех аргументов - входных двоичных сигналов, либо при у₁=1, у₂=х₄ простой симметричной булевой функции х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄ либо при у₁ =х₄, у₂ =0 простой симметричной булевой функции х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄, зависящих от четырех аргументов - входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем элемент И, подключенный первым и вторым входами соответственно к первому и второму входам элемента ИЛИ, и первый мажоритарный элемент, подключенный первым, вторым входами и выходом соответственно к первому настроечному, первому информационному входам логического модуля и второму входу второго мажоритарного элемента, первый вход и выход которого соединены соответственно с вторым настроечным входом и выходом логического модуля, подключенного вторым и третьим информационными входами соответственно к первому и второму входам элемента ИЛИ, особенность заключается в том, что третий вход первого и третий вход второго мажоритарных элементов соединены соответственно с выходом элемента И и выходом элемента ИЛИ, причем для реализации простых симметричных булевых функций х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄ и х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄ на первый, второй настроечные входы логического модуля подаются соответственно двоичные сигналы у₁=1, у₂=х₄ и у₁=х₄, у₂=0.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит элемент И 1, элемент ИЛИ 2, первый и второй мажоритарные элементы 3₁ и 3₂, причем выход и первый, второй входы элемента 1 соединены соответственно с третьим входом элемента 3₁ и первым, вторым входами элемента 2, подключенного выходом к третьему входу элемента 3₂, первый и второй входы которого соединены соответственно с вторым настроечным входом логического модуля и выходом элемента 3₁, подключенного первым и вторым входами соответственно к первому настроечному и первому информационному входам логического модуля, второй, третий информационные входы и выход которого образованы соответственно первым, вторым входами элемента 2 и выходом элемента 3₂.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, второй, третий информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы х₁,х₂,х₃∈{0,1} и у₁,у₂∈{0,1}. На выходе мажоритарного элемента 3_i () имеем a_i1#a_i2#a_i3=a_i1a_i2∨a_i1a_i3∨a_i2a_i3, где a_i1, a_i2, a_i3 и #, ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Следовательно, сигнал на выходе предлагаемого логического модуля определяется выражением

Z=у₂(у₁х₁∨y₁x₂x₃∨x₁x₂x₃)∨у₂(х₂∨х₃)∨

∨(у₁х₁∨у₁х₂х₃∨х₁х₂х₃ )(х₂∨х₃ ).

Таким образом, предлагаемый логический модуль будет воспроизводить операцию

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль реализует с помощью двоичных сигналов у₁, у₂ любую из трех простых симметричных булевых функций х₁∨х₂∨х₃, х₁х₂∨х₁х₃∨х₂х₃, х₁х₂х₃, зависящих от трех аргументов - входных двоичных сигналов, либо при у₁=1, у₂=х₄ простую симметричную булеву функцию х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄ либо при у₁=х₄, у₂ =0 простую симметричную булеву функцию х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄, зависящие от четырех аргументов - входных двоичных сигналов.

Логический модуль предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является расширение функциональных возможностей устройства за счет реализации любой из пяти простых симметричных булевых функций х₁₄∨х₂∨х₃, х₁х₂∨х₁х₃∨х₂х₃, х₁х₂х₃ и х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄, х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄, зависящих соответственно от трех и четырех аргументов - входных двоичных сигналов. Устройство содержит элемент, элемент ИЛИ, два мажоритарных элемента. 1 ил.

Логический модуль, предназначенный для реализации любой из пяти простых симметричных булевых функций х₁∨х₂∨х₃, х₁х₂∨х₁х₃∨х₂х₃, х₁х₂х₃ и х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄, х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄, зависящих соответственно от трех и четырех аргументов - входных двоичных сигналов, содержащий элемент И, подключенный первым и вторым входами соответственно к первому и второму входам элемента ИЛИ, и первый мажоритарный элемент, подключенный первым, вторым входами и выходом соответственно к первому настроечному, первому информационному входам логического модуля и второму входу второго мажоритарного элемента, первый вход и выход которого соединены соответственно с вторым настроечным входом и выходом логического модуля, подключенного вторым и третьим информационными входами соответственно к первому и второму входам элемента ИЛИ, отличающийся тем, что третий вход первого и третий вход второго мажоритарных элементов соединены соответственно с выходом элемента И и выходом элемента ИЛИ, причем для реализации простых симметричных булевых функций х₁х₂∨х₁х₃∨х₁х₄∨х₂х₃∨х₂х₄∨х₃х₄ и х₁х₂х₃∨х₁х₂х₄∨х₁х₃х₄∨х₂х₃х₄ на первый, второй настроечные входы логического модуля подаются соответственно двоичные сигналы у₁=1, у₂=х₄ и у₁=х₄, у₂=0.