УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ КОДОВОГО СИГНАЛА Российский патент 2009 года по МПК H03K5/135 

Изобретение относится к импульсной цифровой технике, предназначено для выполнения полной функции синхронизации входного асинхронного кодового сигнала ID(1:M) разрядности M≥2 (формирования на разрядных выходах синхронизированного кодового сигнала OD(1:M) и его кодового синхросигнала OCD(1:M) и формирования на первом, втором и третьем выходах соответственно синхросигналов OCD кодового сигнала, паузы OPD и начала паузы ОРС, означающего обнаружение неизменности входного кодового сигнала в течение некоторого времени) с заградительной фильтрацией синхронизации входного кодового сигнала как помехи при длительности его изменения, не превышающей пороговой длительности, отсчитываемой с помощью входной непрерывной последовательности тактовых импульсов, и может быть использовано при построении синхронных устройств для помехоустойчивого ввода асинхронных кодовых или разовых команд или данных и обмена информацией (командами и данными), например, между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации.

Известно [1; 2, с.251, с.252], что при обмене информацией корректная синхронизация одноразрядного входного цифрового сигнала ID с помощью входных тактовых импульсов IC, по отношению к которым сигнал ID асинхронен, возможна при определении частоты 1/Tic тактовых импульсов IC исходя из условия

при выборе k≥4 с учетом быстродействия элементной базы устройства и реальных допусков на фазовое дрожание переходов (джиттер) сигнала ID, в определенных пределах периода сигнала ID,

где

T0id и T1id - длительность нулевой и единичной фаз неискаженного сигнала ID при ID=0 и ID=1 соответственно;

Tic - длительность периода входного тактового сигнала IC;

T0ic и Т1ic - длительность нулевой и единичной фаз тактового сигнала IC при IC=0 и IC=1 соответственно.

Принимая во внимание условие (1), для дальнейшего описания выполнение полной функции синхронизации кодового сигнала ID(1:M) с помощью тактовых импульсов IC определим как формирование выходного синхронизированного кодового сигнала OD(1:M) длительностью

и формирование выходных синхросигналов (синхронизирующих сигналов) OCD и OCD(1:M) длительностью

так, что OCD формируется при обнаружении любого изменения кодового сигнала ID(1:M), a OCDj формируется при обнаружении перехода j-го разряда IDj кодового сигнала ID(1:M) в противоположное состояние,

где

j - изменяется от 1 до М и является индексом j-го разряда любого из кодов (кодовых сигналов): ID(1:M), OD(1:M), OCD(1:M);

К - целое число, не меньшее 2.

Известно [3, с.41], что практически никакие методы экранирования и разнесения проводов линий цифровой связи от энергетических проводов не могут гарантировать отсутствие в линии связи (ЛС) помех (наводок). Это означает, что в общем случае входной асинхронный сигнал ID(1:M) маскируется помехами и задача его полной синхронизации должна решаться с учетом возможного искажения различными помехами каждой его компоненты IDj, в частности фазовыми помехами [4, с.103]: джиттером (jitter - дрожание) и вандером (wander - странствие), обусловленными, например, перекрестными помехами от других ЛС, пульсациями напряжений питания, дневными - ночными перепадами температуры и т.п.

Известно также [5], что в любом микроэлектронном устройстве можно выделить каналы связи для передачи сигналов, каждый из которых содержит источник сигнала, ЛС и приемник сигнала. Любой канал связи может быть как источником, так и приемником помех. В реальных условиях на каналы связи могут воздействовать несколько источников внешних индустриальных или естественных помех и внутренних помех с различными видами паразитных связей: емкостной, индуктивной, резистивной, комплексной.

Таким образом, при построении современных цифровых систем обработки информации и управления и их составных частей проблема учета помех практически всегда актуальна вследствие наличия различных внешних и внутренних помех, снижения энергетического уровня информационных сигналов, усложнения систем и их составных частей.

Кроме того, в отдельных случаях каждый переход компоненты IDj в противоположное состояние принципиально сопровождается переходным процессом длительностью Тпп≤Рп·Tic при некотором целом пороговом числе Рп, например, в случае передачи сигнала IDj по несогласованной ЛС для снижении энергетического уровня обмена информацией при Rjd>R (см., например, [6, с.117, рис.4.7]), где Rjd и R - входное сопротивление приемника сигнала IDj и волновое сопротивление ЛС соответственно. Описанный случай возможен, в частности, при обмене информацией по несогласованной ЛС импульсными сигналами трехуровневого кода RZ с возвратом к нулю по ГОСТ 18977-79 и РТМ 1495-75 (см., например, [3, с.27-40]. Подобная ситуация возникает при вводе команд от механических ключей, длительность Тпп упругих колебаний механических контактов которых лежит обычно в диапазоне 1...10 мс [7, с.117-119].

С учетом (1)-(3) в процессе синхронизации сигнала ID(1:M) в зависимости от длительности TXid перехода его из одного состояния в другое «X» определим на временной оси этот сигнал как помеху при

как корректный информационный сигнал при

или как сигнал с неопределенным (искаженным) временным параметром

который в процессе синхронизации может быть отнесен к помехе (4) или к корректному сигналу (5),

где

Р - пороговое целое число, не меньшее 1, выбираемое с учетом (1) и (2);

X=ID1+ID2·2+ID3·4+...+IDM·2^(М-1) - число, изменяющееся от 0 до 2^М-1 включительно.

Очевидно, что при искажении сигнала ID(1:M) всевозможными помехами наличие интервала неопределенности типа (6) длительностью Tic принципиально неустранимо, так как обусловлено асинхронностью любых изменений сигнала ID(1:M) относительно тактовых импульсов IC.

Известно [2; 7, с.119-120; 8, с.135-137; 9, с.205-207], что при проектировании любой цифровой системы (как совокупности асинхронных и/или синхронных автоматов с памятью) постоянно возникает необходимость синхронизировать входные асинхронные сигналы системы с работой ее устройств, функционирующих по тактовым импульсам одного или нескольких генераторов. В этой связи в цифровой технике задача синхронизации асинхронных сигналов является традиционной и известно большое число разнообразных устройств для синхронизации асинхронных цифровых сигналов по тактовым импульсам, например, [2, с.248, рис.8.3; 6, с.171, рис.5.27; 7, с.120, рис.3.19; 8, с.135, рис.4.10 б; 9, с.206, рис.6.26; 10, с.265, рис.14-3; 11] из технической литературы и [12-37] по патентной информации, которые работают по входным тактовым импульсам IC и синхронизируемому одноразрядному цифровому сигналу ID.

Основным недостатком любого из указанных выше устройств синхронизации является ограниченность функциональных возможностей, поскольку каждое из них является одноразрядным и явно не ориентировано на выполнение полной функции тактовой синхронизации одноразрядного цифрового сигнала ID (формирование OD и OCD соответственно с длительностями (2) и (3) и учетом определений (4)-(6)) при Х=0 (или 1) для помехоустойчивого ввода команд и/или данных в синхронное устройство или для обмена информацией между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации.

Здесь следует отметить, что при установленных входных информационных сигналах синхронизация (изменение состояния автомата с памятью) в асинхронной системе производится с помощью соответствующих синхроимпульсов (при формировании синхроимпульса с помощью IC, его длительность совпадает с длительностью T0ic нулевой или длительностью T1ic единичной фазы периода Tic=(T0ic+T1ic) тактовых импульсов IC), а в синхронной системе синхронизация осуществляется логически по функции «И», т.е. по фронтам (переходам из «0» в «1») или срезам (переходам из «1» в «0») тактовых импульсов IC и соответствующим синхросигналам, установленным до прихода фронта или среза IC, причем длительность каждого синхросигнала обычно кратна целому числу периодов Tic.

Кроме того, в настоящее время и на длительную перспективу основным методом обработки информации в цифровых системах является синхронный метод тактирования по фронтам или срезам одного или нескольких генераторов тактовых импульсов с помощью синхросигналов [7, с.121-123: 3.5. Введение в проблематику и методику проектирования автоматом с памятью].

На основании изложенного выше можно сказать, что для построения синхронных цифровых систем создание простого помехоустойчивого устройства для синхронизации кодового сигнала, реализующего полную функцию синхронизации сигнала ID(1:M), описанную с помощью соотношений (1)-(6), является актуальной технической задачей.

Из указанных выше устройств синхронизации цифровых сигналов лишь три технических решения [27; 29; 30] ориентированы на выполнение соответствующей функции синхронизации с учетом искажения помехами входного одноразрядного синхронизируемого цифрового сигнала ID.

Известно устройство [27], содержащее три триггера, элемент И-НЕ, вход синхронизируемого сигнала ID, соединенный с входом сброса и информационным входом первого триггера, прямой выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с первым входом элемента И-НЕ и информационным входом и входом сброса третьего триггера, тактовый вход, соединенный с тактовыми входами первого и второго триггеров и вторым входом элемента И-НЕ, и выход инверсного синхроимпульса NOC1, соединенный с выходом элемента И-НЕ и тактовым входом третьего триггера, инверсный выход которого соединен с третьим входом элемента И-НЕ, причем входы сброса и установки всех триггеров являются асинхронными и инверсными, а неиспользуемые из них соединены с шиной Логической «1» устройства.

Обозначив сигналы на выходах первого, второго и третьего триггеров соответственно через Х1, Х2 и NX3 (где NX3=!X3 - инверсное значение Х3), функционирование устройства [27] как автомата с памятью опишем в виде последовательности переходов его из нулевого состояния (НС)

в переходное состояние

из ПС (8) обратно в НС (7) или в единичное состояние (ЕС)

из ЕС (9) в ПС (8) и т.д., причем функция «Q» является признаком ПС (8) устройства [27] и определяется логической формулой

где

«!=N», «&», «#» и «$» - здесь и везде далее на языке ABEL операторы операций «НЕ», «И» и «ИЛИ» и «Исключающее ИЛИ» соответственно;

Z - здесь и везде далее двоичная переменная, равная «0» или «1».

Каждый переход из НС (7) в ПС (8) инициируется переключением ID из «0» в «1», и при ID=1 по ближайшему фронту тактового сигнала 1C через время dT первый триггер устанавливается в Х1=1 и дальнейшее функционирование устройства [27] в зависимости от величины (T1id-dT) определится одним из двух случаев поведения сигнала ID в течение текущего периода Tic.

В первом случае при (T1id-dT)>Tic по следующему фронту сигнала IC второй триггер устанавливается в Х2=1, и по текущему значению IC=1 элемент И-НЕ генерирует выходной синхроимпульс NOC1=!IC=0 согласно логической формуле NOC1=!(X2&IC&NX3). Далее по фронту сигнала NOC1=0 третий триггер устанавливается в NX3=0, и устройство переходит в ЕС (9), в котором сигналом NX3=0 запрещена работа элемента И-НЕ по третьему входу.

Во втором случае при (T1id-dT)<Tic сигнал ID переключится из «1» в «0» и асинхронно сбросит первый триггер в течение текущего периода Tic (т.е. до первого фронта IC после установки первого триггера в Х1=1), т.е. устройство [27] из ПС (8) асинхронно перейдет в НС (7) и проигнорирует как помеху изменение во времени сигнала ID(t)=0→1→0 при (T1id-dT)<Tic.

Каждый переход из ЕС (9) в ПС (8) происходит по переключению ID из «1» в «0» так, что по ID=0 первый триггер асинхронно сбрасывается в Х1=0. При Х1=0 по ближайшему фронту тактового сигнала IC второй триггер переключается в Х2=0, асинхронно сбрасывает третий триггер в NX3=1, и устройство [27] переходит в НС (7).

Если устройство [27] находится в ЕС (8) и возникает кратковременная помеха ID=0 длительностью Tr≥2·Тз<<Tic (где Тз - средняя задержка распространения сигнала ID=0 через элемент первого триггера по входу сброса), то первый триггер асинхронно сбрасывается в Х1=0. После исчезновения этой помехи устройство [27] при ID=1 оказывается в помеховом ПС (8) при ID=1, X1=0, Х2=1 и NX3=0, и по ближайшему фронту тактового сигнала IC устройство [27] переходит в ПС (8) при ID=1, X1=1, Х2=0 и NX3=1. Далее, при ID=1 по следующему фронту сигнала IC второй триггер устанавливается в Х2=1 и по текущему значению IC=1 элемент И-НЕ генерирует помеховый выходной синхроимпульс NOC1=!IC=0, после окончания которого устройство [27] возвращается в ЕС (9).

Таким образом, по каждому корректному изменению асинхронного сигнала ID(t)=0→1→0 при ID(t)=1 в течение T1id≥2·Tic устройство [27] регулярно генерирует выходной синхроимпульс NOC1=!IC=0 в процессе перехода по графу НС (8)→ПС (8)→ЕС (9), а также попутно формирует синхронизированный сигнал X2=OD.

Кроме того, по каждому даже кратковременному помеховому переключению асинхронного сигнала ID(t) из «1» в «0» при ID(t)=0 в течение T0id≥2·Тз<<Tic в процессе перехода по графу ЕС (8)→ПС (8)→ЕС (8) устройство [27] генерирует помеховый выходной синхроимпульс NOC1=!IC=0.

Легко видеть, что устройство [27] целесообразно применять только в том случае, когда после перехода в ЕС (9) входной сигнал ID=1 устойчив, т.е. во времени отсутствуют помеховые изменения сигнала ID(t) из «1» в «0».

Основным недостатком устройства [27] является низкая помехоустойчивость в ЕС (9) и ограниченность функциональных возможностей (устройство тактовый синхросигнал OCD не формирует, а синхронизированный сигнал OD=X2 вырабатывает попутно), поскольку оно предназначено для помехоустойчивого формирования командного синхроимпульса NOC1 с заградительной фильтрацией синхронизации цифрового сигнала ID как помехи только для единичной фазы помехи при условии T1id≤Tic.

Известно устройство [29], содержащее пять триггеров с инверсными асинхронными входами сброса и установки, элементы И-НЕ с первого по 12-й, два элемента НЕ, вход синхронизируемого сигнала ID, вход тактового сигнала IC и выход инверсного синхроимпульса NOC1.

Обозначим сигналы на прямых и инверсных выходах триггеров с первого по пятый через Х1 и NX1, ..., Х5 и NX5 соответственно, на выходах элементов И-НЕ с первого по 12-й через Х6, ..., Х17 соответственно, а на выходах первого и второго элементов НЕ соответственно через X18=NID и X19=NIC.

С учетом принятой системы обозначений в процессе работы устройства [29] функционирование элементов И-НЕ описывается следующими формулами:

Введем переменную «Y» как признак переходного состояния устройства [29], определенный согласно логической формуле

В процессе функционирования устройства [29] его триггеры функционируют так, что первый устанавливается в Х1=1 по (Х6&Х7)=0 или сбрасывается в Х1=0 по Х8=0, второй устанавливается в Х2=1 по Х9=0 или сбрасывается в Х2=0 по Х10=0, третий устанавливается в Х3=1 по (Х11&Х12)=0 или сбрасывается в Х3=0 по Х13=0, четвертый устанавливается в Х4=1 по Х14=0 или сбрасывается в Х4=0 по Х15=0, пятый устанавливается в Х5=1 по Х16=0 или сбрасывается в Х5=0 по Х17=0.

С учетом (11)-(23) функционирование устройства [29] как автомата с памятью можно описать в виде последовательности переходов его из нулевого состояния (НС)

в переходное состояние (ПС)

по изменению ID из «0» в «1», а затем, возможно, в ПС (25) при ID=0, и из ПС (25) обратно в НС (24) или в единичное состояние (ЕС)

и из ЕС (26) в ПС (25) по изменению ID из «1» в «0», а из ПС (25) в НС (24) или обратно в ЕС (25).

Начальный переход устройства [29] из НС (24) (или ЕС (26)) в ПС (25) инициируется переключением ID из «0» в «1» (или из «1» в «0»), и при ID=1 (или ID=0) по ближайшему тактовому сигналу IC=1 формируется сигнал Х6=0 (или Х7=0), по которому первый триггер устанавливается в Х1=1 и дальнейшее функционирование устройства [29] определяется одним из трех случаев длительности TXid=T1id (или T0id): TXid≥(T1ic+2·T0ic); TXid≤T0ic; T0ic<TXid<(T1ic+2·T0ic).

В первом случае TXid≥(T1ic+2·T0ic) при ID=1 (или ID=0) и Х1=1 по сигналу X19=NIC=1 формируется Х9=0, по которому второй триггер устанавливается в Х2=1 и запрещает формирование Х6=0 (или Х7=0). Затем по Х2=1 и IC=1 формируется Х8=0, сбрасывающий первый триггер в Х1=0. Кроме того, по Х2=1 и IC=1 при NX3=1 и Х5=0 (или Х5=1) формируется Х14=ОМС1=0 (или X15=ONC0=0), устанавливающий (или сбрасывающий) четвертый триггер в Х4=1 (или Х4=0) так, что запрещается формирование Х6=0 (или Х7=0). Далее при Х1=0 и Х4=1 (или Х4=0) по X19=NIC=1 формируются Х10=0, сбрасывающий второй триггер в Х2=0, и Х16=0 (или Х17=0), устанавливающий (или сбрасывающий) пятый триггер в Х5=1 (или Х5=0), и устройство [29] оказывается в состоянии ЕС (26) (или НС (24)).

Во втором случае TXid≤T0ic и при Х1=1 и IC=0 сигнал ID переключится из «1» в «0» (или из «0» в «1). По Х1=1 и Х19=NIC=1 формируются Х9=0, устанавливающий второй триггер в Х2=1, и Х11=0 (или Х12=0), устанавливающий третий триггер в состояние NX3=0, запрещающее формирование Х14=0 (или Х15=0) при Х2=1 и Х5=0 (или Х5=1). Далее при ID=0 (или ID=1), X2=1 и Х3=1 по IC=1 формируется Х8=0, по которому первый триггер сбрасывается в Х1=0. Затем по NX1=1 и Х19=NIC=1 одновременно формируются Х10=0 и Х13=0, по которым второй и третий триггеры сбрасываются в нулевые состояния и устройство [29] из ПС (25) возвращается обратно в исходное состояние НС (24) (или ЕС (26)).

В третьем случае (при попадании сигнала ID в интервал неопределенности T0ic<TXid<(Tic+2·T0ic)) устройство будет функционировать неустойчиво, т.е. будет работать, как в первом или как во втором случае.

Основным недостатком устройства [29] является аппаратурная сложность (определяется количеством элементов в устройстве и числом связей между ними) и ограниченность его функциональных возможностей (устройство тактовый синхросигнал OCD не формирует, а синхронизированный сигнал OD=X4 вырабатывает попутно), поскольку оно предназначено для помехоустойчивого формирования командного синхроимпульса NOC1=Х14 (19) (или NOCO=Х15 (20)) с заградительной фильтрацией синхронизации как помехи цифрового сигнала ID при длительности его единичной T1id (или нулевой T0id) фазы, не превышающей длительности T0ic нулевой фазы тактового сигнала IC.

Из известных технических решений наиболее близким к предлагаемому является устройство [30], содержащее четыре триггера, двоичный счетчик, например четырехразрядный, формирующий на кодовом выходе кодовый сигнал С(3:0), восемь элементов И-НЕ, два элемента И, элемент ИЛИ-НЕ, три элемента НЕ, вход синхронизируемого цифрового сигнала ID, вход тактового сигнала IC и один выход, являющийся выходом синхроимпульса ONC1.

Обозначим сигналы на прямых и инверсных выходах триггеров с первого по четвертый через Х1 и NX1, ..., Х4 и NX4 соответственно, на выходах элементов И-НЕ с первого по восьмой через Х6, ..., Х13 соответственно, на выходах первого и второго элементов И через Х14 и Х15 соответственно, на выходе элемента ИЛИ-НЕ через Х16, на выходах первого, второго и третьего элементов НЕ соответственно через X17=!ID=NID, X18=!IC=NIC и X19=!X15=NX15.

С учетом принятой системы обозначений в процессе работы устройства [30] функционирование его комбинационных элементов описывается формулами:

Введем переменную «G» как признак переходного состояния устройства [30], определенный согласно логической формуле

В процессе функционирования устройства [30] его триггеры функционируют так, что первый устанавливается в Х1=1 по Х6=0 или сбрасывается в Х1=0 по Х7=0, второй устанавливается в Х2=1 по Х8=0 или сбрасывается в Х2=0 по Х9=0, третий устанавливается в Х3=1 по Х10=0 или сбрасывается в Х3=0 по Х11=0, четвертый устанавливается в Х4=1 по Х12=0 или сбрасывается в Х4=0 по Х13=0, а счетчик функционирует так, что по Х1=0 фиксируется в нулевом состоянии С(3:0)=0000, а при Х1=1 по фронту каждого импульса Х14=1, во времени, практически совпадающему со срезом каждого IC, содержимое этого счетчика, определяющее число

увеличивается на единицу.

С учетом (27)-(39) функционирование устройства [30] как автомата с памятью можно описать как последовательность переходов его из нулевого состояния (НС)

в переходное состояние (ПС)

по переходу ID из «0» в «1», а затем возможно в ПС (41) при ID=0, и из ПС (41) обратно в НС (40) или в единичное состояние (ЕС)

и из ЕС (42) в ПС (41) по переходу ID из «1» в «0», а из ПС (41) в НС (40) или обратно в ЕС (42).

Каждый переход из НС (40) в ПС (41) инициируется переключением ID из «0» в «1» так, что при ID=1 по ближайшему тактовому сигналу IC=1 формируется Х6=0, по которому первый триггер устанавливается в Х1=1, и дальнейшее функционирование устройства [30] определяется в зависимости от длительности T1id единичной фазы сигнала ID, одним из двух условий его работы:

где 16·Tic - порог обнаружения перехода сигнала ID из «0» в «1», определяемый коэффициентом пересчета «16» счетчика и периодом Tic.

Если устройство [30] находится в ПС (41) при ID=1, X1=1, С(3:0)=0000 и при условии (43) или (44), то по первому фронту сигнала Х14=NIC счетчик переходит в состояние С(3:0)=0001, практически одновременно вырабатываются сигналы Х16=0, Х15=0, Х6=1, Х7=1, Х12=1, Х13=1, Х19=1 и Х8=0, по которому второй триггер устанавливается в Х2=1. После этого по каждому фронту сигнала Х14=NIC содержимое счетчика увеличивается на «1».

Далее при условии (43) в некоторый момент времени сигнал ID переключается в «0», элемент 10 формирует сигнал Х10=0, по которому третий триггер переключается в Х3=1 и сигналом NX3=0 блокирует работу седьмого элемента И-НЕ. По шестнадцатому фронту сигнала Х14=NIC=1 счетчик переходит в нулевое состояние С(3:0)=0000, элемент ИЛИ-НЕ вырабатывает сигнал Х16=1 и в течение следующего периода Tic сначала по сигналу IC=1 формируются Х15=IC=1, Х7=NIC=0, первый триггер по Х7=0 сбрасывается в Х1=0 и фиксирует счетчик в нулевом состоянии, а затем по NX1=1 и Х19=NIC=1 одновременно вырабатываются сигналы Х9=!С=0 и Х11=IC=0, по которым второй и третий триггеры сбрасываются в Х2=0 и Х3=0, и при ID=0 устройство [30] возвращается в исходное состояние НС (40), а при ID=1 в начало ПС (41) при Х1=Х2=Х3=Х4=0, Х16=1.

При условии (44) и Х1=1, Х2=1 и NX3=1 по шестнадцатому фронту сигнала Х14=NIC=1 счетчик переходит в нулевое состояние С(3:0)=0000, элемент ИЛИ-НЕ вырабатывает сигнал Х16=1 и в течение следующего периода Tic сначала по сигналу IC=1 формируются Х15=IC=1, Х7=0 и X12=ONC1=NIC=0. По Х7=0 первый триггер сбрасывается в Х1=0 и фиксирует счетчик в нулевом состоянии, по Х12=0 четвертый триггер устанавливается в Х4=1 и сигналом NX4=0 блокирует работу первого элемента И-НЕ, а затем по NX1=1 и Х19=NIC=1 вырабатывается сигнал Х9=IC=0, по которому второй триггер сбрасываются в Х2=0, и устройство [30] при ID=1 оказывается в состоянии ЕС (42).

Если 16·Tic-T1ic≤T1id≤16·Tic+T0ic, то сигнал ID по аналогии с определением (6) характеризуется неопределенным временным параметром в интервале длительности Tic. В этом случае в зависимости от длительности между фронтом сигнала ID и первым фронтом тактовых импульсов IC при ID=1 устройство будет функционировать, как при условии (43) или как при условии (44).

Если устройство [30] находится в ЕС (42) и при Х15=IC=1 возникает кратковременная помеха ID=0 длительности T0id≥(T0ic+Tr), где Tr - минимальная длительность сигнала Х13=0, необходимая для гарантированного сброса четвертого триггера в Х4=0, то в соответствующий момент действия тактового сигнала IC=1 формируется сигнал Х13=0, по которому четвертый триггер сбрасывается в Х4=0. После исчезновения этой помехи устройство [30] при ID=1 оказывается в помеховом ПС (42), и в случае (44) в процессе каждого перехода из этого состояния в ЕС (42) устройство [30] вырабатывает ложный синхроимпульс Х12=ONC1=0 (33).

По каждому корректному изменению асинхронного сигнала ID(t)=0→1→0 при ID(t)=1 устройство [30] при условии (44) генерирует выходной импульс X12=ONC1=!IC=0 (33) в процессе перехода из ПС (41) в ЕС (42), а также попутно формирует синхронизированный сигнал X4=OD.

Кроме того, при IC=1 по каждому даже кратковременному помеховому изменению асинхронного сигнала ID(t)=1→0→1 при ID(t)=0 в течение T0id≥Tr в процессе перехода по графу ЕС (42) → помеховое ПС (41) → ЕС (42) устройство [30] генерирует помеховый выходной синхроимпульс Х12=NOC1=!IC=0 (33).

Таким образом, устройство [30] целесообразно применять только для заградительной фильтрации синхронизации изменений сигнала ID(t) в известном заранее переходном процессе длительности Tпп<(16·Tic-T1ic) при условии (43), а после перехода в ЕС (42) при условии (44) входной сигнал ID=1 устойчив, т.е. далее во времени отсутствуют помеховые изменения сигнала ID(t) из «1» в «0» при IC=1.

Основным недостатком устройства [30] является то, что при аппаратурной сложности (при построении устройства недостаточно полно использованы принципы суперпозиции логических функций и функциональные возможности составных частей устройства, например, сигналы Х9 (30) и Х11 (32) идентичны, при Х1=0 счетчик асинхронно зафиксирован в нулевом состоянии и на его тактовый вход может быть подан сигнал NIC с второго элемента НЕ с исключением первого элемента И) устройство характеризуется низкой помехоустойчивостью в состоянии ЕС (42) и ограниченностью функциональных возможностей (оно тактовый синхросигнал OCD не формирует, а синхронизированный сигнал OD=X4 вырабатывает попутно), поскольку устройство [30] предназначено для помехоустойчивого формирования командного синхроимпульса X12=ONC1 (33) с заградительной фильтрацией синхронизации цифрового сигнала ID как помехи только для заградительной фильтрации изменений сигнала ID(t) в известном заранее переходном процессе длительности Тпп при работе устройства при условии (43), а при условии (44), после перехода устройства в ЕС (42), входной сигнал ID=1 устойчив, т.е. далее во времени отсутствуют помеховые изменения сигнала ID из «1» в «0».

Предлагаемым изобретением решается задача повышения помехоустойчивости и комплексного расширения функциональных возможностей устройства за счет выполнения с помощью входных тактовых импульсов IC полной функции синхронизации входного асинхронного кодового сигнала ID(1:M) разрядности M≥2 (формирования на первом и втором кодовых выходах синхронизированного кодового сигнала OD(1:M) и его кодового синхросигнала OCD(1:M) соответственно и формирования на первом, втором и третьем одноразрядных выходах соответственно синхросигнала OCD синхронизированного кодового сигнала OD(1:M), синхросигнала паузы OPD и синхросигнала начала паузы ОРС) с заградительной фильтрацией синхронизации сигнала ID(1:M) как помехи при длительности TXid перехода его из одного состояния в другое состояние, не превышающей пороговой длительности P·Tic - см. (4).

Для достижения этого технического результата в устройство для синхронизации кодового сигнала, содержащее три триггера с прямыми и инверсными выходами и асинхронными инверсными входами сброса и установки, двоичный счетчик, содержащий тактовый вход, доминирующий асинхронный инверсный вход сброса и кодовый выход, первый элемент ИЛИ-НЕ, первый, второй и третий элементы И-НЕ, первый элемент И, тактовый вход и первый выход, дополнительно введены второй и третий выходы, второй и третий элементы ИЛИ-НЕ, пять элементов ИЛИ, элемент задержки, М≥2 формирователей сигналов, каждый из которых содержит информационный вход, вход синхронизации, вход стробирования, управляющий и информационный выходы и выход синхросигнала, разрядные входы асинхронного кодового сигнала, являющиеся информационными входами формирователей сигналов, кодовый вход порога обнаружения синхросигнала кодового сигнала, разрядные выходы синхронизированного кодового сигнала и кодового синхросигнала, соединенные соответствующим образом с информационными выходами и выходами синхросигналов формирователей сигналов, входы синхронизации которых соединены с прямым выходом первого триггера, являющегося выходом синхросигнала кодового сигнала и первым выходом устройства, тактовый вход которого соединен с тактовыми входами первого, второго и третьего триггеров и счетчика, который является синхронным и дополнительно снабжен прямым входом разрешения счета, инверсным входом разрешения записи, приоритетным относительно входа разрешения счета, и кодовым входом, соединенным с кодовым входом порога обнаружения синхросигнала кодового сигнала устройства, второй выход которого является выходом синхросигнала паузы и соединен с первым входом первого элемента ИЛИ-НЕ и прямым выходом второго триггера, инверсный выход которого соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с вторым входом первого элемента ИЛИ-НЕ, выходом первого элемента ИЛИ и входом разрешения счета счетчика, разрядные выходы кодового выхода которого соединены с входами вторых элементов И-НЕ и ИЛИ, управляющие выходы формирователей сигналов соединены с входами второго элемента ИЛИ-НЕ, выход которого соединен с первыми входами третьего элемента ИЛИ-НЕ и третьего и четвертого элементов ИЛИ, прямой выход третьего триггера соединен с вторым входом третьего элемента ИЛИ и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И-НЕ, первым входом первого элемента И и вторым входом третьего элемента ИЛИ-НЕ; выход которого соединен с информационным входом первого триггера, инверсный выход третьего триггера соединен с третьим входом третьего элемента ИЛИ-НЕ и первыми входами третьего элемента И-НЕ и пятого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ и вторым входом четвертого элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И-НЕ, выход которого соединен с вторым входом первого элемента И, выход которого соединен с информационным входом третьего триггера, входы сброса и разрешения записи счетчика соединены соответственно с выходами третьего и пятого элементов ИЛИ, третий выход устройства является выходом синхросигнала начала паузы и соединен с выходом первого элемента ИЛИ-НЕ и третьим входом третьего элемента ИЛИ, инверсный выход первого триггера соединен с входом сброса второго триггера и через элемент задержки связан с входами стробирования формирователей сигналов, каждый из которых содержит четвертый триггер, инверсный выход которого соединен с его информационным входом, элемент Исключающее ИЛИ, шестой элемент ИЛИ, второй и третий элементы И, информационный выход, соединенный с прямым выходом четвертого триггера и первым входом элемента Исключающее ИЛИ, выход которого соединен с первым входом второго элемента И, вход стробирования, являющийся вторым входом второго элемента И, информационный вход, являющийся вторым входом элемента Исключающее ИЛИ, выход синхросигнала, соединенный с тактовым входом четвертого триггера, выходом третьего элемента И и первым входом шестого элемента ИЛИ, выход которого соединен с первым входом третьего элемента И, вход синхронизации, являющийся вторым входом третьего элемента И, и управляющий выход, соединенный с выходом второго элемента И и вторым входом шестого элемента ИЛИ, при этом неиспользуемые входы сброса и установки всех триггеров устройства соединены с шиной Логической «1».

Авторам неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение разрядных входов асинхронного кодового сигнала разрядности М≥2, кодового входа порога обнаружения синхросигнала кодового сигнала, разрядных выходов синхронизированного кодового сигнала и его кодового синхросигнала, второго и третьего выходов соответственно синхросигналов паузы начала паузы, второго и третьего элементов ИЛИ-НЕ, пяти элементов ИЛИ, элемента задержи и М формирователей сигналов) предлагаемого устройства, которые по сравнению с прототипом [30] повышают помехоустойчивость устройства и комплексно расширяют его функциональные возможности за счет выполнения с помощью входных тактовых импульсов IC полной функции синхронизации входного асинхронного кодового сигнала ID(1:M) с заградительной фильтрацией синхронизации входного асинхронного кодового сигнала ID(1:M) как помехи при длительности TXid изменения сигнала ID(1:M), не превышающей программируемой пороговой длительности P·Tic для Р≥2 - см. (4).

На чертеже приведена электрическая функциональная схема устройства для синхронизации кодового сигнала, реализованного для М=2 и четырехразрядного двоичного синхронного счетчика и содержащего триггеры с первого 1 по третий 3, двоичный синхронный счетчик 4, содержащий тактовый вход, кодовый вход Р(3:0)=Р3Р2Р1Р0, кодовый выход С(3:0)=С3С2С1С0, доминирующий асинхронный инверсный вход сброса, вход разрешения счета и инверсный вход разрешения записи, приоритетный относительно входа разрешения счета, элементы ИЛИ-НЕ с первого 5 по третий 7, элементы И-НЕ с первого 8 по третий 10, элементы ИЛИ с первого 11 по пятый 15, элемент задержки 16, первый элемент 17 И, первый 18 и второй 19 формирователи сигналов, каждый из которых содержит информационный вход, вход синхронизации, вход стробирования, управляющий и информационный выходы и выход синхросигнала, тактовый вход 20, кодовый вход 21 порога обнаружения кодового сигнала, три выхода, разрядные входы асинхронного кодового сигнала ID(1:2), являющиеся информационными входами формирователей сигналов 18 и 19, разрядные выходы синхронизированного кодового сигнала OD(1:2) и кодового синхросигнала OCD(1:2), соединенные соответствующим образом с информационными выходами и выходами синхросигналов формирователей сигналов 18 и 19, входы синхронизации которых соединены с прямым выходом первого триггера 1, являющегося выходом синхросигнала OCD кодового сигнала и первым выходом устройства, тактовый вход 20 которого соединен с тактовыми входами первого 1, второго 2 и третьего 3 триггеров и счетчика 4, кодовый вход которого соединен с кодовым входом 21 порога обнаружения синхросигнала кодового сигнала устройства, второй выход которого является выходом синхросигнала паузы и соединен с первым входом первого элемента 5 ИЛИ-НЕ и прямым выходом второго триггера 2, инверсный выход которого соединен с первым входом первого элемента 8 И-НЕ, второй вход которого соединен с вторым входом первого элемента 5 ИЛИ-НЕ, выходом первого элемента 11 ИЛИ и входом разрешения счета счетчика 4, разрядные выходы кодового выхода С(3:0) которого соединены с входами второго элемента 9 И-НЕ и второго элемента 12 ИЛИ, управляющие выходы 22 и 23 соответственно формирователей сигналов 18 и 19 соединены с входами второго элемента 6 ИЛИ-НЕ, выход которого соединен с первыми входами третьего элемента 7 ИЛИ-НЕ и третьего 13 и четвертого 14 элементов ИЛИ, прямой выход третьего триггера 3 соединен с вторым входом третьего элемента 13 ИЛИ и первым входом первого элемента 11 ИЛИ, второй вход которого соединен с выходом второго элемента 9 И-НЕ, первым входом первого элемента 17 И и вторым входом третьего элемента 7 ИЛИ-НЕ, выход которого соединен с информационным входом первого триггера 1, инверсный выход третьего триггера 3 соединен с третьим входом третьего элемента 7 ИЛИ-НЕ и первыми входами третьего элемента 10 И-НЕ и пятого элемента 15 ИЛИ, второй вход которого соединен с выходом второго элемента 12 ИЛИ и вторым входом четвертого элемента 14 ИЛИ, выход которого соединен с вторым входом третьего элемента 10 И-НЕ, выход которого соединен с вторым входом первого элемента 17 И, выход которого соединен с информационным входом третьего триггера 3, входы сброса и разрешения записи счетчика 4 соединены соответственно с выходами третьего 13 и пятого элементов 15 ИЛИ, третий выход устройства является выходом синхросигнала начала паузы и соединен с выходом первого элемента 5 ИЛИ-НЕ и третьим входом третьего элемента 13 ИЛИ, инверсный выход первого триггера 1 соединен с входом сброса второго триггера 2 и через элемент задержки 16 связан с входами стробирования формирователей сигналов 18 и 19, каждый из которых содержит четвертый триггер 24, инверсный выход которого соединен с его информационным входом, элемент 25 Исключающее ИЛИ, шестой элемент 26 ИЛИ, второй 27 и третий 28 элементы И, информационный выход, соединенный с прямым выходом четвертого триггера 24 и первым входом элемента 25 Исключающее ИЛИ, выход которого соединен с первым входом второго элемента 27 И, вход стробирования, являющийся вторым входом второго элемента 27 И, информационный вход, являющийся вторым входом элемента 25 Исключающее ИЛИ, выход синхросигнала, соединенный с тактовым входом четвертого триггера 24, выходом третьего элемента 28 И и первым входом шестого элемента 26 ИЛИ, выход которого соединен с первым входом третьего элемента 28 И, вход синхронизации, являющийся вторым входом третьего элемента 28 И, и управляющий выход, соединенный с выходом второго элемента 27 И и вторым входом шестого элемента 26 ИЛИ, при этом входы сброса и установки всех триггеров являются асинхронными инверсными и неиспользуемые из них соединены с шиной Логической «1» (на чертеже это не показано).

Как синхронный автомат с памятью счетчик 4 может быть реализован, например, как четырехразрядный синхронный счетчик ИЕ10 (микросхема любой из серий 533, 555, 1533, 1554), содержащий кодовый вход Р(3:0), кодовый выход С(3:0), тактовый вход «С» срабатывания по фронту, прямой вход «ТС» разрешения счета, инверсный вход разрешения записи «WC», который приоритетен относительно входа разрешения счета, и доминирующий асинхронный инверсный вход сброса «R».

Элемент задержки 16 содержит, например, первый и второй элементы НЕ, вход, являющийся входом первого элемента НЕ, и выход, являющийся выходом второго элемента НЕ, вход которого соединен с выходом первого элемента НЕ.

С учетом чертежа обозначим через:

ID1 и ID2 - разрядные сигналы входного асинхронного кодового сигнала ID(1:2) на информационных входах формирователей 18 и 19 соответственно;

OD1 и OD2 - разрядные сигналы выходного синхронизированного кодового сигнала OD(1:2) на информационных выходах формирователей 18 и 19 соответственно;

OCD1 и OCD2 - разрядные сигналы выходного кодового синхросигнала OCD(1:2) на выходах синхросигналов формирователей 18 и 19 соответственно;

Р(3:0) - код соответственно на кодовом входе 21 при Р(3:0)≠0000;

С(3:0) - код на кодовом выходе счетчика 4;

Х1-Х3 и Х24 - сигналы на прямых выходах триггеров 1-3 и 24 соответственно, причем:

X1=OCD - синхросигнал кодированного сигнала такой, что по фронту OCD триггер 24 при Х27=1 переключается в противоположное состояние, а при Х27=0 состояние триггера 24 остается неизменным, где Х27 - сигнал, вырабатываемый на выходе элемента 27 И;

X2=OPD - синхросигнала паузы;

NX1=NOCD, NX2=NOPD, NX3 и NX24 - сигналы на инверсных выходах триггеров 1, 2, 3 и 24 соответственно;

X20=IC - сигнал на тактовом входе 20 устройства;

Х5-Х17 и Х25=Х28 - сигналы на выходах элементов 5-17 и 25-28 соответственно, причем: Х5=ОРС - синхросигнал начала паузы.

При единичных сигналах на входах установки и сброса триггеры 1-3 и счетчик 4 являются синхронными автоматами с общей синхронизацией по фронтам сигнала IC=Х20, действующего на их тактовых входах.

В процессе функционирования устройства при единичных сигналах на входах сброса и установки прием информации в триггеры 1-3 производится по каждому фронту IC согласно равенствам Х1=Х7, Х2=Х8 при NX1=1, X3=X17, по фронту синхросигнала X1=OCD код OD(1:2) изменяется согласно равенству OD(1:2)=ID(1:2), запись в счетчик 4 кода Р(3:0) осуществляется по фронту IC при Х13=1 и Х15=0 согласно равенству С(0:3))=Р(0:3), переключение триггера 24 в противоположное состояние производится по фронту синхросигнала Х28, а указанные выше логические переменные Х5-Х17 и Х25-Х28 формируются комбинационно по формулам

где

NX1з - сигнал, повторяющий сигнал NX1 со средней задержкой 2·Тз через два элемента НЕ, образующих элемент 16 при Тз, являющейся средней задержкой любого логического элемента устройства;

j - изменяется от «1» до «2» и является индексом j-го разряда любого из кодов (кодовых сигналов): ID(1:2), OD(1:2), OCD(1:2),

Счетчик 4 при Х13=0 зафиксирован в нулевом состоянии С(0:3)=0000, а при Х13=1 по тактовым импульсам IC=Х20 и сигналам Х11 и Х15 функционирует как синхронный автомат с памятью так, что при Х11=1 и Х15=1 по фронту каждого IC код С(0:3) счетчика 4 увеличивается на «1», при Х11=1 и Х15=0 по фронту IC в счетчик 4 записывается код С(0:3)=Р(0:3)≠0000 исходного состояния обнаружения синхросигнала кодового сигнала, а при Х11=0 и Х15=1 в счетчике 4 запоминается код С(3:0)=1111, и устройство при Х6=1 переходит в состояние паузы, в котором сначала формируются синхросигнал начала паузы ОРС=Х5=1 и сигнал Х8=1, а затем по фронту следующего IC устанавливается триггер 2 в X2=OPD=1, который сохранит состояние OPD=X2=1 вплоть до начала первого синхросигнала OCD=X1=1.

Введем обобщенный признак «Q» переходного состояния предлагаемого устройства, который определяется формулой

так, что устройство при Q=0 находится при X2=OPD=1 в состоянии паузы или при X2=OPD=0 в состоянии приема кода, а при Q=1 устройство находится в соответствующем переходном состоянии.

В зависимости от значений переменных X2=OPD, X5=OPC, X11 и признака Q (62) функционирование устройства как автомата с памятью можно описать как последовательность переходов из состояния паузы (СП)

в первое переходное состояние (ППС)

далее из ППС (64) устройство при помеховом переходе переключается обратно в СП (63), а при информационном переходе переключается с формированием синхросигнала OCD=X1=1 в состояние приема текущего кода (СПТК)

из СПТК (65) устройство переключается в СП (63) или во второе переходное состояние (ВПС)

из ВПС (66) устройство при помеховом переходе переключается обратно в СПТК (65), а при информационном переходе устройство формирует OCD=X1=1, и переключается в состояние приема следующего кода (СПСК)

из СПСК (67) устройство переходит СП (63) или в ВПС (66), а из ВПС (66) устройство при помеховом переходе обратно возвращается в СПСК (67), а при информационном переходе устройство формирует OCD=X1=1 и переключается в СПТК (65), которое от СПСК (67) отличается только значением кода OD(1:2).

В процессе функционирования устройства согласно (63)-(67) в начале переключения устройства в любое переходное состояние (ППС (64), ВПС (66)) при Х3=0 на выходе элемента 13 по Х6=0 формируется сигнал Х13=0, по которому счетчик 4 сбрасывается в С(3:0)=0000. Далее по сигналам Х9=1 и Х10=1 элемент 17 выставляет сигнал Х10=1, и по фронту первого IC при Х17=1 триггер 3 устанавливается в Х3=1 и при Х13=1 и Х15=0 разрешает по фронту второго IC запись в счетчик 4 с кодового входа 21 кода Р(0:3)≠0000 порога обнаружения синхросигнала кодового сигнала. Таким образом, при Х3=1, Х13=1, Х11=1 и Х15=0 по фронту второго IC счетчик 4 переходит в исходное состояние С(0:3)=Р(0:3) отсчета первого порогового числа «Р» по формуле

Далее при Х3=1, Х9=1 и Х11=Х13=Х15=1 по фронту каждого IC содержимое (С(3:0)) счетчика 4 увеличивается на единицу, и по фронту IC с номером «Р» счетчик 4 переходит при Х3=1, Х9=0 и Х11=Х13=1=Х15=1 в состояние С(3:0)=1111 опроса по фронту IC с номером «Р+1» сигнала Х7=!Х6, который формируется согласно выражениям.

Затем по фронту IC с номером «Р+1» счетчик 4 и триггер 3 сбрасываются в С(3:0)=0000 и Х3=0, а триггер 1, при помеховом изменении сигнала ID(1:2) (т.е. при Х7=!Х6=0), остается в сброшенном состоянии Х1=0, а при информационном изменении сигнала ID(1:2) (т.е. при Х7=!Х6=1) триггер 1 устанавливается - формирует синхросигнал OCD=X1=1, и устройство переходит в информационное состояние СПТК (65) или СПСК (67) за счет изменения состояния формирователя 18 и/или формирователя 19 так, что фронт сигнала Х1=000=1 формируется при Х27=Х22=1 (или Х27=Х23=1). Поэтому элемент 28 формирователя 18 (или 19) формирует в течение Tic выходной синхросигнал X28=OCD1=1 (или X28=OCD2=1), по фронту которого триггер 24 переключает выходной синхронизированный сигнал X24=OD1 (или X24=OD2) в противоположное состояние. Кроме того, синхросигнал Х28=Х1=1 по цепи обратной связи поступает на первый вход элемента 26 ИЛИ и удерживает его выходной сигнал Х26 в состоянии «1» независимо от последующего сброса в «0» сигнала Х22 (или Х23) через время (3·Тз) задержки сигнала NX1=0 через элементы 16 и 27, где Тз - средняя задержка сигнала через любой элемент НЕ элемента 16 или элемент 27 И формирователя 18 (или 19). В той связи сигнал Q (62) сбрасывается в Q=0 и по фронту IC с номером «Р+2» триггер 1 сбрасывается в OCD=X1=0, счетчик 4 переходит в состояние С(3:0)=0001, и дальнейшее функционирование устройства полностью определится поведением сигнала Х6, который при OD(1:2)=ID(1:2) равен «1», а при OD(1:2)≠ID(1:2) равен «0». Далее, при Х3=0, Х6=1, Х11=Х9=1, Х13=Х15=1 из исходного состояния С(3:0)=0001 счетчик 4 осуществляет счет фронтов IC, определяющих второе пороговое число

и время обнаружения паузы (ТОП) по формуле

причем время (72) отсчитывается до перехода счетчика 4 в С(3:0)=1111 так, что элемент 11 вырабатывает сигнал Х11=0, запрещающий счетчику 4 счет фронтов IC, и устройство при Х6=1 переходит в состояние паузы, в котором при X2=OPD=0 формирует синхросигнал начала паузы ОРС=Х5=1 и сигнал Х8=1, который по фронту следующего IC устанавливает триггер 2 в X2=OPD=1. Далее синхросигнал OPD=X2=1 останется неизменным вплоть до начала первого синхросигнала OCD=X1=1.

Таким образом, если при функционировании предлагаемого устройства обнаруживаются при Х3=1, Х6=1 и Х9=0 помеховые изменения кодированного сигнала ID(1:2), то они фильтруются в процессе функционирования устройства по графу переходов 1 (ГФ1) или 2 (ГФ2), которые описываются выражениями или

а если обнаруживаются при Х3=1, Х6=0 и Х9=0 информационные изменения сигнала ID(1:2), то функционирование устройства в целом от СП (63) до СП (63) при вводе, например, сообщения в любом двухуровневом или трехуровневом коде описывается функциональным графом 3 (ФГЗ)

Из изложенного выше следует, что предлагаемое устройство удовлетворяет условиям (1)-(6) для PS2 и его функционирование во времени представляет собой цепочку переходов из одного состояния в другое в виде функциональных графов типа (73)-(75) с регулярной заградительной фильтрацией синхронизации любого переходного изменения сигнала ID(1:M) как помехи при TXid≤P·Tic (4) согласно (73)-(74) и регулярным переходом устройства из соответствующего переходного состояния ((64), (66)) в соответствующее информационное состояние ((65), (67)) при TXid≥(1+P)·Tic (5) согласно графу типа (75).

Таким образом, непосредственно из описаний технических решений прототипа [30] и данного устройства следует, что благодаря существенным признакам предлагаемое устройство по сравнению с прототипом имеет расширенные функциональные возможности с обеспечением помехоустойчивости за счет выполнения с помощью входных тактовых импульсов IC полной функции синхронизации входного асинхронного кодового сигнала ID(1:M) разрядности M≥2 (формирования на первом и втором кодовых выходах синхронизированного кодового сигнала OD(1:M) и его кодового синхросигнала OCD(1:M) соответственно и формирования на первом, втором и третьем выходах соответственно синхросигнала OCD синхронизированного кодового сигнала OD(1:M), синхросигнала паузы OPD и синхросигнала начала паузы ОРС) с заградительной фильтрацией синхронизации сигнала ID(1:M) как помехи при длительности TXid перехода его из одного состояния в другое состояние, не превышающей пороговой длительности P·Tic при P≥2 - см. (4).

При построении синхронной цифровой системы данное устройство можно использовать, например, в следующих трех случаях: для ввода кодовой команды в виде входного асинхронного кодового сигнала ID(1:M); для ввода разовых команд, когда каждый входной сигнал IDj является асинхронной j-й разовой командой; при вводе данных, входной асинхронный сигнал ID(1:M) представляет собой последовательный код любого самосинхронизирующегося многоуровневого кода, в частности, при М=2 двухуровневого (например, манчестерского, Миллера и т.п.) с любым значением кода ID(1:2) при паузе или трехуровневого кода, например, RZ с возвратом к нулю кода ID(1:2) во второй половине каждого битового интервала или при паузе.

В первом случае в цифровой системе синхронизированный код OD(1:M) является кодом синхронной команды, обнаруживаемой для 14≥P≥2 при Р (68) и вводимой при OCD=1 по фронту 1C.

Во втором случае в цифровой системе по j-м разрядным выходным сигналам ODj и OCDj формируется j-й командный синхросигнал KCj=ODj&OCDj или KCj=!ODj&OCDj синхронной j-й разовой команды, обнаруживаемой для 14≥P≥2 при Р (68) и вводимой при KCj=1 по фронту IC.

В третьем случае в цифровой системе осуществляется ввод данных за счет обнаружения информационного изменения ID(1:2) для 4≥P≥2 при Р(68) и Y (71), и последующего процесса обработки синхронизированного кодового сигнала OD(1:2) последовательного самосинхронизирующегося двухуровневого или трехуровневого кода с помощью кодового синхросигнала OCD(1:2), синхросигналов OCD, ОРС и OPD и тактовых импульсов IC.

ЛИТЕРАТУРА.

1. А.с. СССР 1524181, Н03М 5/00, 5/14. Устройство для декодирования манчестерского кода / О.Д.Алексеенко, С.И.Алмаев, М.Г.Долгих, Э.П.Ващилин и Т.И.Смоленская. - Опубл. 1989. Бюл. №43.

2. Потемкин И.С. Функциональные узлы цифровой автоматики. - М.: Энергоатомиздат, 1988. - 320 с. ил, с.244÷252: ГЛАВА 8. СХЕМЫ ПРИЕМА ВНЕШНИХ СИГНАЛОВ.

3. Основы организации систем цифровых связей в сложных иформационно-измерительных комплексах / В.А.Ацюковский, В.Г.Бобров, А.Л.Невдяева и др. - М: Энергоатомиздат, 2001. - 96 с. ил. (Б-ка энергетика).

4. С.М.Сухман, А.В.Бернов, Б.В.Шевкопляс. Синхронизация в телекоммуникационных системах. Анализ инженерных решений. - М.: Эко-Трендз, 2002. - 272 с.: ил.

5. Микроэлектронные устройства автоматики: Учебн. Пособие для вузов / А.А.Сазонов, А.Ю.Лукичев, В.Т.Николаев и др.; Под ред. А.А.Сазонова. - М: Энергоатомиздат, 1991. - 384 с.: ил. - 512 с.: ил. «С.298-304, 5.3. Паразитные связи».

6. Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения: Справочник - 2-е изд., перераб. и доп. - 1990. - 512 с.: ил.

7. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2001. - 528 с. ил.

8. Новиков Ю.В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. - М.: Мир, 2001. - 379 с. ил.

9. Бойко Е.П. и др. Схемотехника электронных систем. Цифровые устройства / Авторы: В.И.Бойко, А.Н.Гуржий, В.Я.Жуйков, А.А.Зорин, В.М.Спивак, В.В.Багрий. - СПб.: БХВ-Петербург, 2004. - 512 с.ил.

10. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной технике. Л.: Энергоатомиздат. Ленингр. отд-ние. 1986. - 280 с.: ил. «Импульсные устройства на микросхемах» - с.202-276.

11. Гутников B.C. Интегральная электроника в измерительных устройствах. - 2-е изд., перераб. и доп. - 1988. - 304 с.: ил. «С.177, Рис.6.8. Схема устройства синхронизации».

12. А.с. СССР 544114, Н03К 5/13. Устройство для синхронизации импульсов / В.И.Ильин и Г.Л.Силин. - Опубл. 1977. Бюл. №3.

13. А.с. СССР 552687, Н03К 5/13. Формирователь одиночных импульсов, синхронизированных тактовой частотой / Г.Л.Силин, В.И.Ильин, С.М.Пахомов и Г.А.Зуев. - Опубл. 1977. Бюл №12.

14. А.с. СССР 645249, Н03К 5/01. Устройство для выделения импульса из непрерывной импульсной последовательности / И.Л.Абросимов. - Опубл. 1979. Бюл.4.

15. А.с. СССР 661753, Н03К 5/153. Устройство для синхронизации импульсов / А.С.Чередниченко, Е.А.Евсеев и А.Н.Горбунов. - Опубл. 1979. Бюл. №17.

16. А.с. СССР 680160, Н03К 5/13. Устройство для синхронизации импульсов / В.И.Ильин, Л.П.Князева и Г.Л.Силин. - Опубл. 1979. Бюл. №30.

17. А.с. СССР 716144, Н03К 5/13, Н03К 5/01. Синхронизирующее устройство / Е.В.Стриженов и Т.В.Алтунов. - Опубл. 1980. Бюл. №6.

18. А.с. СССР 703900, Н03К 5/13. Устройство синхронизации / Н.А.Кукин. - Опубл. 1979. Бюл. №46.

19. А.с. СССР 739721, Н03К 5/13. Устройство для синхронизации импульсов / Н.Н.Макаров и М.Я.Эйнгорин. - Опубл. 1980. Бюл. №21.

20. А.с. СССР 741440, Н03К 5/13. Устройство для синхронизации импульсов / В.Э.Вершков и М.П.Шервуд. - Опубл. 1980. Бюл. №22.

21. А.с. СССР 744947, Н03К 5/13. Устройство для синхронизации импульсов / Л.Н.Герасимов, Л.Т.Сапега и Д.В.Ползунова. - Опубл. 1980. Бюл. №24.

22. А.с. СССР 754661, Н03К 5/13. Устройство синхронизации / Ф.С.Власов, А.Т.Еремин, В.И.Позамантир и О.А.Райков. - Опубл. 1980. Бюл. №29.

23. А.с. СССР 790209, Н03К 5/13. Формирователь импульсов / А.С.Чередниченко, В.А.Евсеев и А.Н.Горбунов и Ю.А.Плужников. - Опубл. 1980. Бюл. №47.

24. А.с. СССР 790212, Н03К 5/13. Устройство синхронизации импульсов / С.В.Смирнов и В.В.Скрябин. - Опубл. 1980. Бюл. №47.

25. А.с. СССР 864528, Н03К 5/13. Устройство синхронизации импульсов / С.В.Смирнов и М.П.Смирнова. - Опубл. 1981. Бюл. №34.

26. А.с. СССР 864529, Н03К 5/13. Формирователь одиночных импульсов, синхронизированных тактовой частотой / П.П.Никонович, Б.П.Царев и Г.А.Хайтин. - Опубл. 1981. Бюл. №34.

27. А.с. СССР 898601, Н03К 5/05. Устройство тактовой синхронизации / М.М.Бекеша, Н.Н.Фролов и В.А.Фокин. - Опубл. 1982. Бюл. №2.

28. А.с. СССР 930614, Н03К 5/00. Устройство для синхронизации импульсов / Н.С.Бибик, А.Г.Касьянов, П.П.Никонович и Л.Я.Портянко. - Опубл. 1982. Бюл. №19.

29. А.с. СССР 940285, Н03К 5/13. Устройство для синхронизации импульсов / Н.Н.Макаров - Опубл. 1982. Бюл. №24.

30. А.с. СССР 1069144, Н03К 5/13. Устройство для синхронизации сигналов / Н.Н.Макаров - Опубл. 1984. Бюл. №3. (Прототип).

31. А.с. СССР 1018215, Н03К 5/135. Формирователь импульсов / Н.А.Бадыштов, А.А.Сорокин, Г.Н.Шестаков и Е.Н.Старостенкова. - Опубл. 1983. Бюл. №18.

32. А.с. СССР 1019610, Н03К 5/13. Устройство для формирования синхронизированных импульсов / С.В.Смирнов, Ф.Г.Киндиренко и А.Ф.Толочко. - Опубл. 1983. Бюл. №19.

33. А.с. СССР 1050102, Н03К 5/01. Формирователь импульсов / В.В.Скрябин и С.В.Смирнов. 1983. Бюл. №39.

34. А.с. СССР 1061254, Н03К 5/01. Устройство для выделения одиночного импульса / Я.В.Коханый. - Опубл. 1983. Бюл. №46.

35. А.с. СССР 1144187, Н03К 5/01. Устройство для выделения одиночного импульса / И.А.Рогачевский, Б.М.Сирота и А.В.Шинкаренко - Опубл.1985. Бюл. №9.

36. А.с. СССР 1145471, Н03К 5/135. Устройство тактовой синхронизации / А.Л.Ратанов и Д.М.Манкевич. - Опубл. 1985. Бюл. №10.

37. А.с. СССР 1160550, Н03К 5/135. Формирователь одиночного импульса / Г.Ю.Козодаев и С.К.Харин. 1985. Бюл. №21.

Устройство для синхронизации кодового сигнала относится к импульсной цифровой технике, предназначено для выполнения полной функции синхронизации входного асинхронного кодового сигнала разрядности М≥2 (формирования на разрядных выходах синхронизированного кодового сигнала и его кодового синхросигнала и формирования на первом, втором и третьем выходах соответственно синхросигналов кодового сигнала, паузы и начала паузы) с заградительной фильтрацией синхронизации входного кодового сигнала как помехи при длительности его изменения, не превышающей пороговой длительности, отсчитываемой с помощью входной непрерывной последовательности тактовых импульсов, и может быть использовано при построении синхронных устройств для помехоустойчивого ввода асинхронных кодовых или разовых команд или данных и обмена информацией (командами и данными), например, между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации. Техническим результатом является повышение помехоустойчивости устройства и расширение его функциональных возможностей за счет выполнения с помощью входных тактовых импульсов IC полной функции синхронизации входного асинхронного кодового сигнала ID(1:M) разрядности М≥2 (формирования на разрядных выходах синхронизированного кодового сигнала OD(1:M) и его кодового синхросигнала OCD(1:M) и формирования на первом, втором и третьем выходах соответственно синхросигнала OCD кодового сигнала OD(1:M), синхросигнала паузы OPD и синхросигнала начала паузы ОРС) с заградительной фильтрацией синхронизации входного асинхронного кодового сигнала как помехи при длительности его изменения, не превышающей пороговой длительности P·Tic при Р≥2, где Tic - период тактовых импульсов, Р - пороговое число. Устройство содержит три триггера (1-3), двоичный синхронный счетчик (4), три элемента ИЛИ-НЕ (5-7), три элемента И-НЕ (8-10), пять элементов ИЛИ (11-15), элемент задержки (16), элемент И (17), разрядные входы асинхронного кодового сигнала ID(1:M) разрядности М≥2, М формирователей сигналов, в частности, при М=2 формирователи (18) и (19), тактовый вход (20), кодовый вход (21) порога обнаружения синхросигнала кодового сигнала, три выхода, являющиеся выходами триггеров (1), (2), элемента ИЛИ-НЕ (5) и выходами синхросигналов OCD кодового сигнала, паузы OPD, начала паузы ОРС соответственно, и разрядные выходы синхронизированного кодового сигнала OD(1:M) и его кодового синхросигнала OCD(1:M), являющиеся соответственно информационными выходами и выходами синхросигналов формирователей (18) и (19). 1 ил.

Устройство для синхронизации кодового сигнала, содержащее три триггера с прямыми и инверсными выходами и асинхронными инверсными входами сброса и установки, двоичный счетчик, содержащий тактовый вход, доминирующий асинхронный инверсный вход сброса и кодовый выход, первый элемент ИЛИ-НЕ, первый, второй и третий элементы И-НЕ, первый элемент И, тактовый вход и первый выход, отличающееся тем, что оно дополнительно содержит второй и третий выходы, второй и третий элементы ИЛИ-НЕ, пять элементов ИЛИ, элемент задержки, М≥2 формирователей сигналов, каждый из которых содержит информационный вход, вход синхронизации, вход стробирования, управляющий и информационный выходы и выход синхросигнала, разрядные входы асинхронного кодового сигнала, являющиеся информационными входами формирователей сигналов, кодовый вход порога обнаружения синхросигнала кодового сигнала, разрядные выходы синхронизированного кодового сигнала и кодового синхросигнала, соединенные соответствующим образом с информационными выходами и выходами синхросигналов формирователей сигналов, входы синхронизации которых соединены с прямым выходом первого триггера, являющегося выходом синхросигнала кодового сигнала и первым выходом устройства, тактовый вход которого соединен с тактовыми входами первого, второго и третьего триггеров и счетчика, который является синхронным и дополнительно снабжен прямым входом разрешения счета, инверсным входом разрешения записи, приоритетным относительно входа разрешения счета, и кодовым входом, соединенным с кодовым входом порога обнаружения синхросигнала кодового сигнала устройства, второй выход которого является выходом синхросигнала паузы и соединен с первым входом первого элемента ИЛИ-НЕ и прямым выходом второго триггера, инверсный выход которого соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с вторым входом первого элемента ИЛИ-НЕ, выходом первого элемента ИЛИ и входом разрешения счета счетчика, разрядные выходы кодового выхода которого соединены с входами вторых элементов И-НЕ и ИЛИ, управляющие выходы формирователей сигналов соединены с входами второго элемента ИЛИ-НЕ, выход которого соединен с первыми входами третьего элемента ИЛИ-НЕ и третьего и четвертого элементов ИЛИ, прямой выход третьего триггера соединен с вторым входом третьего элемента ИЛИ и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И-НЕ, первым входом первого элемента И и вторым входом третьего элемента ИЛИ-НЕ, выход которого соединен с информационным входом первого триггера, инверсный выход третьего триггера соединен с третьим входом третьего элемента ИЛИ-НЕ и первыми входами третьего элемента И-НЕ и пятого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ и вторым входом четвертого элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И-НЕ, выход которого соединен с вторым входом первого элемента И, выход которого соединен с информационным входом третьего триггера, входы сброса и разрешения записи счетчика соединены соответственно с выходами третьего и пятого элементов ИЛИ, третий выход устройства является выходом синхросигнала начала паузы и соединен с выходом первого элемента ИЛИ-НЕ и третьим входом третьего элемента ИЛИ, инверсный выход первого триггера соединен с входом сброса второго триггера и через элемент задержки связан с входами стробирования формирователей сигналов, каждый из которых содержит четвертый триггер, инверсный выход которого соединен с его информационным входом, элемент Исключающее ИЛИ, шестой элемент ИЛИ, второй и третий элементы И, информационный выход, соединенный с прямым выходом четвертого триггера и первым входом элемента Исключающее ИЛИ, выход которого соединен с первым входом второго элемента И, вход стробирования, являющийся вторым входом второго элемента И, информационный вход, являющийся вторым входом элемента Исключающее ИЛИ, выход синхросигнала, соединенный с тактовым входом четвертого триггера, выходом третьего элемента И и первым входом шестого элемента ИЛИ, выход которого соединен с первым входом третьего элемента И, вход синхронизации, являющийся вторым входом третьего элемента И, и управляющий выход, соединенный с выходом второго элемента И и вторым входом шестого элемента ИЛИ, при этом неиспользуемые входы сброса и установки всех триггеров устройства соединены с шиной Логической «1».