ДЕКОДЕР ДИФФЕРЕНЦИАЛЬНОГО СИГНАЛА КОДА RZ Российский патент 2007 года по МПК H03M5/16 

Изобретение относится к области вычислительной техники, предназначено для приема цифрового дифференциального сигнала последовательного самосинхронизирующегося двоичного кода RZ с преобразованием в выходной сигнал OZ последовательного двоичного кода (ПДК) и асинхронный сигнал битовой синхронизации ZO с последующим помехоустойчивым формированием выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ с помощью входной непрерывной последовательности тактовых импульсов 1C и может быть использовано при построении любых синхронных автоматов с памятью для помехоустойчивого ввода асинхронных данных с помощью дифференциального сигнала кода RZ, в частности может использоваться в качестве полного помехоустойчивого синхронного декодера трехуровневого кода RZ с возвратом к нулю по ГОСТ 18977-79 и РТМ 1495-75.

Известно (см., например, [1, с.48]), что в современных информационно-измерительных радиоэлектронных системах для обмена информацией с помощью цифрового дифференциального сигнала наиболее рационально использовать самосинхронизирующийся ПДК RZ, поскольку по сравнению с ним другие известные самосинхронизирующиеся ПДК никакими преимуществами не обладают и могут использоваться иногда в связи с недостатком сведений у разработчиков о преимуществах и недостатках различных методов кодирования (модулирования) исходного кода NRZ без возврата к нулю.

Предлагаемый декодер может использоваться, в частности, при построении одноканальных или многоканальных устройств для ввода информации с помощью цифрового дифференциального (разностного) сигнала

кода RZ в системах проводной связи в сложной помеховой обстановке при значительных величинах синфазной помехи

искажающей обе компоненты

сигнала U(1), т.е. при высоких значениях показателя помехоустойчивости

где

|X|max - оператор выделения максимального значения модуля величины Х=Uc/Ug;

IUa и IUb - соответственно первая и вторая компоненты сигнала U (1), измеряемые относительно общей шины (корпуса) декодера;

Ug=|U|min - модуль минимального информационного значения сигнала U (1).

В коде RZ по ГОСТ 18977-79 и РТМ 1495-75 (см., например, [2, с.57-54]) каждый бит информации передается в течение периода битовой синхронизации

дифференциальным сигналом (1) так, что на входах приемника-преобразователя в течение информационной фазы T1rz периода Trz значение сигнала (1) определяется соотношениями

а в течение фазы T0rz возврата к нулю периода Trz или в течение паузы

значение сигнала (1) на входах приемника определяется выражением

где Т (или F=1/T) - номинальная длительность периода Trz (или номинальная частота) импульсов битовой синхронизации передачи информации в коде RZ сигналом U (1).

В общем случае для сигнала U (1) кода RZ из (7) и (8) получаем

а из (6) и (9) определяем, что момент начала синхросигнала паузы ОРС, отсчитываемый от начала информационной фазы T1rz последнего принимаемого перед паузой бита ПДК, следует выбирать из ограничения

где Т1орс - длительность времени между началом информационной фазы T1rz последнего принимаемого перед паузой бита ПДК и началом синхросигнала начала паузы ОРС.

Известно [1, с.41], что практически никакие методы экранирования и разнесения проводов линий цифровой связи от энергетических проводов не могут гарантировать отсутствие в линии связи (ЛС) наводок (помех). Это означает, что полезный сигнал U (1) всегда существует совместно с помехами, и задача заключается в гарантированном, т.е. с определенным запасом устойчивости, выделении сигнала на фоне помех. С учетом реальной естественной помеховой обстановки в [1, с.41] считают, что условием бесперебойной работы аппаратуры является сигнал наводки в ЛС, не превышающий |Uc|≈10÷20 В. Однако в общем случае эта величина синфазной помехи для многих применений может быть явно заниженной [3, с.283], например, известен измерительный усилитель с допустимым уровнем синфазной помехи до 50В [3, с.279, рис.7.7 г].

Таким образом, для сигнала U (1) кода RZ, описанного соотношениями (6)÷(12), величину I |Uc|max и показатель К (5) можно оценить величинами

Для упрощения технической реализации и снижения энергетического уровня обмена информацией передача сигнала U(1) кода RZ производится по несогласованной ЛС при Ri>R, где Ri и R - входное сопротивление приемника-преобразователя сигнала IUa (или IUb) и волновое сопротивление ЛС соответственно. Поэтому при прямоугольной форме сигнала U(1) на выходе передатчика сигнал IUa (или IUb) на входе декодера в начале и в конце фазы T1rz имеет форму затухающих колебаний в течение длительности Тпп переходного процесса -см., например, [4, с.117, рис.4.7].

Известно также (см., например, [1, с.32-35], [5]), что при передаче информации кодированными (модулированными) импульсными сигналами существенное значение имеет форма сигнала U(1) и соотношение между T1rz и T0rz. В этой связи при Т1rz=T0rz=Trz/2 в [1, с.34, рис.2.3] считают целесообразным формировать сигнал U (1) трапецеидальной формы с длительностью как нарастания, так и спада сигнала U (1), равной Trz/4 (см. в [1, с.34, рис.2.3]), а в [5, с.149] отмечено, что сокращение длительности T1rz в два раза вдвое уменьшает уровень постоянной составляющей сигнала U (1). Легко видеть, что выбор T1rz=Trz/4, по сравнению с Т1rz=Trz/2, позволяет в два раза сократить энергетический уровень обмена информацией с помощью сигнала U(1) кода RZ.

В процессе ввода информации в некоторый момент каждой информационной фазы T1rz, например, через время Тпп сигнал U(1) кода RZ первоначально преобразуется приемником-преобразователем декодера в двухразрядный цифровой сигнал Х(1:0)=Х1Х0, прямой код которого означает следующее: Х(1:0)=00 - возврат к нулю или пауза; Х(1:0)=01 - прием бита «0» ПДК; Х(1:0)=10 - прием бита «1» ПДК; Х(1:0)=11 - запрещенное состояние. Затем кодовый сигнал Х(1:0) комбинационно преобразуется в кодовый сигнал Z(1:0), прямой код Z(1:0)=Z1ZO которого означает следующее:

причем Z1=X1=OZ является сигналом приема бита «0» или «1» ПДК, a Z0 является сигналом синхронизации сигнала OZ ПДК и определяется формулой

где «#» - оператор логической операции «ИЛИ» на языке ABEL.

Далее кодовый сигнал Z(1:0) вводится в цифровую систему (сложный асинхронный или синхронный автомат с памятью), которая функционирует обычно по непрерывной последовательности тактовых импульсов IC единого системного тактового генератора, по отношению к частоте которого сигнал Z(1:0) является асинхронным и искаженным помехами, поскольку следует также учитывать (см., например, [6]), что в самом декодере (как любом микроэлектронном устройстве) можно выделить каналы связи для передачи сигналов, каждый из которых содержит источник сигнала, ЛС и приемник сигнала. Любой канал связи может быть как источником, так и приемником помех. В реальных условиях на каналы связи могут воздействовать несколько источников внешних индустриальных или естественных помех и внутренних помех с различными видами паразитных связей (емкостной, индуктивной, резистивной или комплексной).

Следует также сказать, что для удовлетворения показателя помехоустойчивости К декодера условию (14) на входах его приемника-преобразователя целесообразно установить высокоомные делители - см., например, [1, с.67, рис.4.13]. Очевидно, что это приведет к снижению порога срабатывания приемника-преобразователя, т.е. к снижению помехоустойчивости формирования кодового сигнала Z(1:0) при воздействии на приемник-преобразователь внешних и внутренних помех.

На основании изложенного выше можно сказать, что при построении современных цифровых систем обработки информации и управления и их составных частей проблема учета помех практически всегда актуальна вследствие наличия различных внешних и внутренних помех, снижения энергетического уровня информационных сигналов, усложнения систем и их составных частей и увеличения длины и числа внешних связей.

Таким образом, при вводе информации в цифровую систему возникает необходимость синхронизации сигнала Z(1:0) с учетом длительностей (6), (12), T1rz и возможного искажения этого сигнала различными помехами, в частности, переходным процессом длительностью Тпп как в начале, так и в конце каждой информационной фазы Т1rz из-за несогласованности ЛС между передатчиком и приемником-преобразователем сигнала U(1) кода RZ.

С учетом изложенного выше (см. соотношения (1)÷(18)) определяем, что функция синхронизации кодового сигнала Z(1:0), осуществляемая с помощью входной непрерывной последовательности тактовых импульсов IC, заключается в формировании выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ.

Здесь следует отметить, что в асинхронной системе синхронизация (изменение состояния асинхронного автомата с памятью при установленных входных информационных сигналах) производится с помощью соответствующих синхроимпульсов (при формировании с помощью тактовых импульсов IC длительность синхроимпульса совпадает с длительностью T0ic нулевой при IC=0 или длительностью Т1ic единичной фазы при IC=1 периода Tic=T0ic+T1ic тактовых импульсов IC), а в синхронной системе синхронизация (изменение состояния синхронного автомата с памятью при установленных входных информационных сигналах) осуществляется логически по функции «И», т.е. по фронтам (переходам из «0» в «1») или срезам (переходам из «1» в «0») тактовых импульсов IC и соответствующим синхросигналам, установленным до прихода фронта или среза IC, причем длительность каждого синхросигнала обычно кратна целому числу периодов тактовых импульсов IC.

В настоящее время и на длительную перспективу основным методом обработки информации в цифровых системах является синхронный метод тактирования по фронтам или срезам единого генератора тактовых импульсов с помощью синхросигналов - см., например, [7, с.121-123: 3.5. Введение в проблематику и методику проектирования автоматов с памятью].

На основании изложенного выше можно сказать, что создание декодера дифференциального сигнала кода RZ для ввода информации в синхронную цифровую систему с требуемыми функциональными возможностями и характеристиками (быстродействием и помехоустойчивостью, удовлетворяющей условию (14) с учетом длительностей Trz (6), T1rz, Тпп и ограничения (12)) при приемлемых аппаратурных затратах, представляет актуальную техническую задачу, решение которой позволит в целом повысить качество разрабатываемых синхронных цифровых систем для ввода и обработки информации, являющихся составными частями современных информационно-измерительных комплексов.

Известен декодер [8], являющийся частью технического решения [8] и содержащий демодулятор, входы цифрового дифференциального сигнала U(1) кода RZ, являющиеся входами демодулятора, генератор одиночных импульсов, специализированный счетчик, четыре выхода и тактовый вход сигнала IC, соединенный с тактовыми входами генератора и счетчика, выход сигнала Z1=X1=OZ последовательного двоичного кода, являющийся первым выходом устройства и информационным выходом демодулятора, выход асинхронного сигнала битовой синхронизации ZO (18) которого соединен с асинхронными входами генератора и счетчика, второй выход, соединенный с выходом генератора и являющийся выходом синхроимпульса CZ1 битовой синхронизации битового сигнала Z1 принимаемого ПДК, третий выход, являющийся синхросигналом готовности GPC при обнаружении паузы, соединенный с первым выходом счетчика, и четвертый выход, соединенный с вторым выходом счетчика и являющийся синхроимпульсом конца обнаружения паузы СР.

В процессе функционирования декодер [8] по сигналу U (1) на первом выходе формирует сигнал Z1 последовательного 32-разрядного двоичного кода принимаемой информации, на втором выходе синхроимпульсы CZ1 битовой синхронизации каждого бита Z1, на третьем выходе синхросигнал готовности GCP длительностью Tic для чтения введенного с систему 32-разрядного слова, на четвертом синхроимпульс конца обнаружения паузы СР, формируемый по окончании GCP и предназначенный для установки системы в исходное состояние для приема следующего 32-разрядного слова сообщения.

По входному сигналу U(1) кода RZ модулятор декодера [8] через время Тпп каждого переходного процесса формирует выходной кодовый сигнал Z(1:0) согласно (15)-(18) так, что в течение паузы Тп (9)или фазы T0rz возврата к нулю Z(1:0)=00, а в течение информационной фазы T1rz при приеме (16) бита «0» (или приеме (17) бита «1») сигнал Z(1:0)=01 (или Z(1:0)=11).

При поступлении на входы декодера [8] сигнала U(1) кода RZ в течение каждого битового периода Trz (6) при Т1rz=T0rz=Trz/2, Тпп<Т/4 и приеме 32-разрядного слова работу декодера [8] можно описать следующим образом.

В течение информационной фазы T1rz сигнал Z0=1 асинхронно сбрасывает счетчик, а по каждому фронту (переходу из «0» в «1») сигнала ZO генератор каждый раз с помощью входных тактовых импульсов 1C, следующих с частотой

функционирует так, что при Z0=1 после окончания Тпп в ближайшем интервале времени (Т/4; Т/2) формирует единичный синхроимпульс CZ1=1 битовой синхронизации бита Z1 принимаемого двоичного слова.

После приема каждого слова в течение каждой паузы демодулятор вырабатывает сигналы Z1=0 и Z0=0, а после начала паузы, через время обнаружения паузы ТОП≈4·Т, счетчик формирует сначала один синхросигнал готовности GCP для чтения введенного в систему 32-разрядного слова, а затем формирует синхроимпульс конца обнаружения паузы СР, устанавливающий декодер [8] в исходное состояние для приема следующего слова сообщения.

Основным недостатком декодера [8] является ограниченность функциональных возможностей, поскольку он предназначен для работы в асинхронном устройстве с тактированием по синхроимпульсам CZ1 и СР при фиксированных (а не программно выбираемых) длительностях Т1rz=Trz/2, Тпп<Т/4 и Тп≈4·Т, и обнаруживает паузу через ТОП≈4·Т после окончания каждого 32 импульса битовой синхронизации Z0=1, а в общем случае целесообразно обнаруживать начало или конец паузы с максимальным быстродействием на основе ограничения (12).

Известен декодер, являющийся частью технического решения [9], и содержащий приемник-декодер, обнаружитель паузы, два элемента НЕ, триггер, входы цифрового дифференциального сигнала U(1) кода RZ, соединенные с входами приемника-декодера, кодовый вход кода порога Р(3:0) обнаружения паузы и тактовый вход, соединенные соответственно с кодовым и тактовым входами обнаружителя, выходы инверсного потенциального сигнала ONPZ паузы и инверсного синхроимпульса ONCP начала паузы, являющиеся первым и вторым выходами обнаружителя соответственно, выход сигнала OZ последовательного кода, соединенный с выходом триггера, инверсный асинхронный вход установки которого через первый элемент НЕ связан с выходом сигнала Z1 приемника-декодера, и выход инверсного сигнала ONZ0 битовой синхронизации, соединенный с входом асинхронной установки обнаружителя в режим обнаружения и выходом второго элемента НЕ, вход которого соединен с выходом асинхронного сигнала ZO битовой синхронизации приемника-декодера и тактовым входом триггера, информационный вход которого соединен с шиной Логического «0».

В течение паузы приемник-декодер вырабатывает сигналы Z1=0 и Z0=0, на выходах устройства установлены сигналы OZ=0 (или OZ=1), ONZ0=!Z0=1 (где !=N - на языке ABEL оператор операции НЕ), ONPZ=0, ONCP=1.

При поступлении информации в начале каждой информационной фазы Т1rz при Z1=1 триггер по сигналу NZ1=0 с выхода первого элемента НЕ асинхронно фиксируется в OZ=1, а при Z1=0 триггер по фронту сигнала Z0=1 сбрасывается в OZ=0. В течение T1rz сигнал ONZ0=0 асинхронно устанавливает обнаружитель в режим обнаружения (в счетчик обнаружителя записывается код порога Р(3:0) обнаружения), а по фронту сигнала ONZ0 (по срезу сигнала ZO, т.е. переходу Z0 из «1» в «0») с устройства считывается значение последовательного бита OZ информации, установленного в триггере согласно приему бита «1» (17) или приему бита «0» (16).

С наступлением паузы обнаружитель, в зависимости от значений кода порога Р(3:0)=Р3Р2Р1Р0 и периода Tic через время обнаружения начала паузы Т1ср

генерирует по IC=1 синхроимпульс начала паузы ОМСР=0 и после его окончания выставляет потенциальный сигнал паузы ONPZ=0, который не является синхросигналом, поскольку сбрасывается в ONPZ=1 асинхронно по ONZ0=0.

Поскольку код порога Р(3:0) загружается в обнаружитель асинхронно сигналом ONZ0=0 длительностью Т1rz, то значение Р(3:0) и период Tic тактовых импульсов IC должны быть выбраны так, чтобы величина Т1ср удовлетворяла ограничению

где Т1ср - момент начала синхроимпульса паузы ОМСР=0, отсчитываемый от конца информационной фазы T1rz последнего принимаемого перед паузой бита OZ ПДК. Например, при T1rz=T/4 и Tic=T/10 получаем из (21) приближенное равенство Т1рс≈1,15·Т, а из (20) получаем приближенное равенство 11,5≈(8·Р3+4·Р2+2·Р1+Р0-1), на основании которого выбираем код Р(3:0)=1101, и рассчитываем T1pc=12·Tic=1,2·T.

Основным недостатком декодера [9] является ограниченность функциональных возможностей (он предназначен для работы в асинхронном устройстве с тактированием по асинхронному синхросигналу ONZO битовой синхронизации, синхроимпульсам ONCP начала паузы и потенциальному сигналу паузы ONPZ, который не является синхросигналом) и низкая помехоустойчивость при передаче сигнала U(1) от передатчика на приемник-декодер по несогласованной ЛС при Ri>R, где Ri и R - входное сопротивление приемника-декодера сигнала IUa (или IUb) и волновое сопротивление ЛС соответственно.

Следует отметить, что демодулятор устройства [8] эквивалентен приемнику-декодеру устройства [9], в качестве которого в настоящее время целесообразно использовать микросхему 1567АП1 [2, с.80-83] - двухканальный приемник последовательного кода RZ по ГОСТ 18977 (ARING), предназначенный для приема двух дифференциальных цифровых сигналов при |Uc|≤15 В с разрешаемой коммутацией любого из них на два цифровых выхода с открытым коллектором: выход Z1 - информации и выход Z0 (18) - синхронизации. В этой связи существенным недостатком декодера [8] (или [9]) является также низкая помехоустойчивость относительно синхронно помехи, поскольку его показатель К=(15/7) явно не удовлетворяет условию (14).

Из известных технических решений наиболее близким по технической сущности к предлагаемому является декодер [10], содержащий приемник-преобразователь, входы первой и второй компонент цифрового дифференциального сигнала (1), являющиеся первым и вторым входами приемника-преобразователя соответственно, элемент И, двоичный счетчик, три элемента ИЛИ, элемент И-НЕ, тактовый вход импульсов IC, являющийся первым входом элемента И-НЕ, кодовый вход кода порога Р(3:0) обнаружения паузы, являющийся кодовым входом счетчика, вход начального сброса, являющийся входом сброса счетчика, и пять выходов, первый из которых является выходом инверсного сигнала ONX1 приема «1» кода и соединен с первым входом элемента И и первым выходом приемника-преобразователя, второй выход которого является выходом инверсного сигнала ONX0 приема «0» кода и соединен с вторым выходом декодера и вторым входом элемента И, выход которого является выходом инверсного сигнала ONZ0 (сигнал Z0 определен согласно (18)) и третьим выходом декодера, который соединен с инверсным асинхронным входом записи счетчика, выходы старших разрядов кодового выхода которого соединены с входами первого элемента ИЛИ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, четвертый выход декодера является выходом инверсного синхроимпульса начала паузы ONCP и соединен с выходом второго элемента ИЛИ, второй вход которого соединен с вычитающим счетным входом счетчика и выходом элемента И-НЕ, второй вход которого соединен с пятым выходом устройства инверсного потенциального сигнала паузы ONPZ и выходом третьего элемента ИЛИ, второй вход которого соединен с выходом младшего разряда кодового выхода счетчика, причем приемник-преобразователь содержит два входа, два компаратора, первый и второй выходы, являющиеся выходами первого и второго компараторов соответственно, два ограничителя напряжений и четыре делителя напряжений, выходы первого и второго из которых соединены с первым и вторым входами первого ограничителя и с инвертирующим и неинвертирующим входами первого компаратора соответственно, инвертирующий и неинвертирующий входы второго компаратора соответственно соединены с выходами третьего и четвертого делителей и первым и вторым входами второго ограничителя, первый вход приемника-преобразователя соединен с первыми входами первого и четвертого делителей, первые входы второго и третьего делителей соединены со вторым входом приемника-преобразователя, вход отрицательного напряжения смещения которого соединен со вторыми входами первого и третьего делителей, общая шина (корпус) приемника-преобразователя соединена со вторыми входами второго и четвертого делителей, каждый из делителей содержит два резистора, первый вход, соединенный с первым выводом первого резистора, выход соединенный с первым входом первого резистора и вторым входом второго резистора, и второй вход, соединенный со вторым выводом второго резистора, а каждый из ограничителей содержит два диода, первый вход, соединенный с анодом первого диода и катодом второго диода, и второй вход, соединенный с катодом первого диода и анодом второго диода.

Первый компаратор с первым и вторым делителями (или второй компаратор с третьим и четвертым делителями) образуют триггер Шмитта, а каждый из компараторов может быть выполнен, например, на основе интегрального компаратора с открытым коллекторным выходом (в частности, на интегральной микросхеме К554СА3) и двух резисторах так, что первые выводы обоих резисторов соединены с выходом интегрального компаратора, являющегося выходом первого (или второго компаратора), неинвертирующий и инвертирующий входы которого являются соответственно неинвертирующим и инвертирующим входами интегрального компаратора, неинвертирующий вход которого соединен со вторым выводом первого резистора, а второй вывод второго резистора соединен с шиной источника питания +5 В.

Показатель помехоустойчивости К (5) декодера [10] при Ug=7 В определяется параметрами приемника-преобразователя. Например, при сопротивлении R1=10 кОм первого и сопротивлении R2=2 кОм второго резистора каждого делителя напряжений приемника-преобразователя показатель К≈11, т.е. декодер [10] по помехоустойчивости с запасом удовлетворяет условию (14). Легко видеть, что наличие в составе каждого компаратора декодера [10] входного делителя напряжения U(1) с коэффициентом передачи Кп=1/6 приводит к снижению порога срабатывания приемника-преобразователя, т.е. к снижению помехоустойчивости декодера [10] в течение фазы возврата к нулю или паузы (по сравнению с декодером [8] или [9]) при воздействии на приемник-преобразователь внешних и внутренних помех.

В течение паузы декодер [10] находится в состоянии паузы (СП)

При поступлении информации в коде RZ в течение каждой информационной фазы T1rz декодер [10] формирует асинхронный сигнал битовой синхронизации ONZ0=0 и сигналы ONX0=0, ONX1=1 при приеме бита «0» (или ONXO=1, ONX1=0 при приеме бита «1»). По каждому ONZ0=0 в счетчик асинхронно записывается код порога Р(3:0) обнаружения паузы, а в начале поступления информации по первому ONZ0=0 сигнал ONPZ асинхронно переключается из «0» в «1».

С наступлением паузы содержимое С(3:0) счетчика по срезу каждого тактового импульса IC начинает уменьшаться от начального значения С[3:0]=Р[3:0]=Р3Р2Р1 РО и через время Т1ср (20) на выходе второго элемента ИЛИ генерируется по IC=1 синхроимпульс начала паузы ОМСР=0, по окончании которого счетчик переходит в «0000», на выходе третьего элемента ИЛИ формируется сигнал паузы ONPZ=0, и декодер [10] переходит в СП (22).

Основным недостатком декодера [10] является ограниченность функциональных возможностей (он предназначен для работы в асинхронном устройстве с тактированием по асинхронному синхросигналу битовой синхронизации ONZO, синхроимпульсам ONCP начала паузы и потенциальному сигналу паузы ONPZ, который не является синхросигналом) и низкая помехоустойчивость (из-за низкого порога срабатывания приемника-преобразователя) при возникновении внешних или внутренних помех в течение фазы возврата к нулю или паузы, или при передаче сигнала U (1) от передатчика на приемник-декодер по несогласованной ЛС при Ri>R, где Ri и R - входное сопротивление приемника-декодера сигнала IUa (или IUb) и волновое сопротивление ЛС соответственно.

Предлагаемым изобретением решается задача комплексного расширения функциональных возможностей декодера и повышение его помехоустойчивости за счет помехоустойчивого формирования выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ с программируемым положением во времени начала каждого синхросигнала битовой синхронизации OCZ относительно начала каждого асинхронного сигнала битовой синхронизации Z0 (18).

Для достижения этого технического результата в декодер дифференциального сигнала кода RZ, содержащий приемник-преобразователь, входы первой и второй компонент цифрового дифференциального сигнала, являющиеся первым и вторым входами приемника-преобразователя соответственно, двоичный счетчик, первый элемент И, элемент И-НЕ, вход начального сброса, тактовый вход, кодовый вход порога обнаружения паузы, являющийся кодовым входом счетчика, и четыре выхода, введены второй и третий элементы И, три элемента ИЛИ-НЕ, цифровой компаратор, три триггера, двухразрядный сдвиговый регистр со сдвигом младшего разряда в сторону старшего, вход Логической «1», соединенный с асинхронным инверсным входом установки и информационным входом первого триггера, асинхронными инверсными входами установки и сброса второго и третьего триггеров и асинхронным инверсным входом установки регистра, и кодовый вход программирования положения начала синхросигнала битовой синхронизации относительно начала асинхронного сигнала битовой синхронизации, являющийся первым кодовым входом цифрового компаратора, второй кодовый вход которого соединен с выходами счетчика и с входами первого элемента И, первый выход декодера является выходом прямого сигнала последовательного двоичного кода принимаемой информации и первым выходом приемника-преобразователя, второй выход которого является выходом асинхронного прямого сигнала битовой синхронизации и соединен с первым входом второго элемента И и тактовым входом первого триггера, вход сброса которого соединен с выходом первого элемента ИЛИ-НЕ, первый вход которого является входом начального сброса декодера, вторым выходом которого является выход синхросигнала битовой синхронизации, который соединен с первым входом второго элемента ИЛИ-НЕ и выходом второго элемента И, второй вход которого соединен с вторым входом первого элемента ИЛИ-НЕ и прямым выходом второго триггера, информационный вход которого соединен с выходом компаратора, третьим выходом декодера является выход синхросигнала начала паузы, который соединен с выходом третьего элемента И и первым входом третьего элемента ИЛИ-НЕ, выход которого соединен с информационным входом третьего триггера, прямой выход которого соединен с первым входом третьего элемента И и вторым входом второго элемента ИЛИ-НЕ, тактовый вход декодера соединен с тактовыми входами регистра, второго и третьего триггеров и счетчика, являющегося синхронным и снабженным инверсным входом разрешения счета и инверсным входом разрешения записи, приоритетным относительно входа разрешения счета, который соединен с выходом первого элемента И и вторым входом третьего элемента И, четвертым выходом декодера является выход синхросигнала паузы, который соединен с выходом второго элемента ИЛИ-НЕ и вторым входом третьего элемента ИЛИ-НЕ, прямой выход первого триггера соединен с информационным входом и инверсным асинхронным входом сброса регистра, инверсный выход старшего разряда и прямой выход младшего разряда которого соединены с входами элемента И-НЕ, выход которого соединен с входом разрешения записи счетчика.

Авторам неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение второго и третьего элементов И, трех элементов ИЛИ-НЕ, цифрового компаратора, трех триггеров, двухразрядного сдвигового регистра, входа Логической «1» и кодового входа программирования положения начала синхросигнала битовой синхронизации относительно начала асинхронного сигнала битовой синхронизации) предлагаемого декодера, которые (по сравнению с прототипом [10]) комплексно расширяют функциональные возможности предлагаемого декодера и повышают его помехоустойчивость за счет помехоустойчивого формирования выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ с программируемым положением во времени начала каждого синхросигнала битовой синхронизации OCZ относительно начала каждого асинхронного сигнала битовой синхронизации Z0 (18).

На чертеже приведена электрическая функциональная схема декодера дифференциального сигнала кода RZ при T1rz=T/2, T=10 Tic и содержащего приемник-преобразователь 1, четыре выхода, двоичный синхронный четырехразрядный счетчик 2, содержащий тактовый вход, инверсный вход разрешения счета, инверсный вход разрешения записи, приоритетный по отношению к входу разрешения счета, кодовый вход Р(3:0) и кодовый выход С(3:0), первый 3, второй 4 и третий 5 элементы И, элемент 6 И-НЕ, первый 7, второй 8 и третий 9 элементы ИЛИ-НЕ, цифровой компаратор 10, первый 11, второй 12 и третий 13 триггеры, двухразрядный сдвиговый регистр 14 со сдвигом младшего разряда в сторону старшего, входы первой 15 и второй 16 компонент цифрового дифференциального сигнала, являющиеся первым и вторым входами приемника-преобразователя 1 соответственно, вход 17 начального сброса, являющийся первым входом первого элемента 7 ИЛИ-НЕ, выход которого соединен с инверсным асинхронным входом сброса первого триггера 11, вход 18 Логической «1», соединенный с асинхронным инверсным входом установки и информационным входом первого триггера 11, асинхронными инверсными входами установки и сброса второго 12 и третьего 13 триггеров и асинхронным инверсным входом установки регистра 14, тактовый вход 19, соединенный с тактовыми входами счетчика 2, второго 12 и третьего 13 триггеров и регистра 14, кодовый вход 20 кода порога обнаружения паузы, являющийся кодовым входом Р(3:0) счетчика 2, кодовый вход 21 кода Y(3:0) программирования положения начала синхросигнала битовой синхронизации относительно начала асинхронного сигнала битовой синхронизации, являющийся первым кодовым входом компаратора 10, второй кодовый вход которого соединен с кодовым выходом кода С(3:0) счетчика 2, разрядные выходы которого соединены с входами первого элемента 3 И, первый выход декодера является выходом прямого сигнала последовательного двоичного кода принимаемой информации и первым выходом 22 приемника-преобразователя 1, второй выход 23 которого является выходом асинхронного прямого сигнала битовой синхронизации и соединен с первым входом второго элемента 4 И и тактовым входом первого триггера 11, вторым выходом декодера является выход синхросигнала битовой синхронизации, который соединен с первым входом второго элемента 8 ИЛИ-НЕ и выходом второго элемента 4 И, второй вход которого соединен с вторым входом первого элемента 7 ИЛИ-НЕ и прямым выходом второго триггера 12, информационный вход которого соединен с выходом компаратора 10, третьим выходом декодера является выход синхросигнала начала паузы, который соединен с выходом третьего элемента 5 И и первым входом третьего элемента 9 ИЛИ-НЕ, выход которого соединен с информационным входом третьего триггера 13, прямой выход которого соединен с вторым входом второго элемента 8 ИЛИ-НЕ и первым входом третьего элемента 5 И, второй вход которого соединен с выходом первого элемента 3 И и входом разрешения счета счетчика 2, четвертым выходом декодера является выход синхросигнала паузы, который соединен с выходом второго элемента 8 ИЛИ-НЕ и вторым входом третьего элемента 9 ИЛИ-НЕ, прямой выход первого триггера 11 соединен с информационным входом и инверсным асинхронным входом сброса регистра 14, инверсный выход старшего разряда и прямой выход младшего разряда которого соединены с входами элемента 6 И-НЕ, выход которого соединен с входом разрешения записи счетчика 2.

При одноканальном вводе в качестве приемника-преобразователя 1 предлагаемого декодера может быть использован приемник-преобразователь прототипа [10], дополненный элементом И-НЕ, входы которого соединены с выходами инверсных сигналов NX1 и NXO первого и второго компараторов приемника-преобразователя прототипа соответственно, причем первый выход 22 приемника-преобразователя 1 является выходом сигнала X22=NXO=OZ второго компаратора прототипа, а второй выход 23 приемника-преобразователя 1 является выходом элемента И-НЕ, т.е. выходом асинхронного прямого сигнала битой синхронизации X23=!(NX1&NXO)=(X1#X0)=Z0, сформированного согласно формуле (18).

При многоканальном вводе в режиме разделения во времени в качестве приемника-преобразователя 1 предлагаемого устройства может быть использован коммутатор цифровых дифференциальных сигналов [11] дополненный элементом ИЛИ, входы которого соединены с выходами сигналов Х1 и Х0 коммутатора [11], при этом первый выход 22 приемника-преобразователя является выходом сигнала X22=X1=Z1=OZ и первым выходом коммутатора [11], а второй выход 23 приемника-преобразователя 1 является выходом элемента ИЛИ, т.е. выходом асинхронного сигнала битовой синхронизации Х23=(Х1#X0)=Z0, сформированного согласно формуле (18).

Как синхронный автомат с памятью четырехразрядный синхронный счетчик 2 может быть реализован, например, на одном счетчике ИЕ10 (т.е. на одной микросхеме ИЕ10 любой из серий 533, 555,1533, 1554) и согласующем элементе НЕ, для подключения через него инверсного входа разрешения счета счетчика 2 к прямому входу разрешения счета и переноса счетчика ИЕ10, вход Логической «1» счетчика 2 (не показан) соединен с инверсным асинхронным входом сброса счетчика ИЕ10, тактовый вход 19 счетчика 2 соединен с тактовым входом счетчика ИЕ10, инверсный вход разрешения записи которого является инверсным входом разрешения записи счетчика 2, кодовый вход 20 кода Р(3:0) которого является кодовым входом счетчика ИЕ10, кодовый выход которого является кодовым выходом кода С(3:0) счетчика 2.

Обозначим через Х3-Х9 - сигналы на выходах элементов 3-9 при X4=OCZ, Х5=ОРС и X8=OPZ, X10 - сигнал на выходе компаратора 10, Х11-Х13 - сигналы на прямых выходах триггеров 11-13 соответственно, G0 и NG1 - сигналы соответственно на прямом выходе младшего и инверсном выходе старшего разрядов регистра 14, X17=IR и Х19=1С - сигналы соответственно на входах 17 и 19 декодера, Р(3:0)=Р3Р2Р1Р0 и С(3:0)=С3С2С1С0 - соответственно коды на кодовом входе 20 и кодовом выходе счетчика 2, Y(3:0)=Y3Y2Y1Y0 - код на кодовом входе 21 при условии Y(3:0)≥P(3:0), X22=OZ - сигнал на выходе 22, являющийся первым выходом декодера и выходом прямого сигнала ПДК принимаемой информации, X23=Z0 - сигнал на выходе 23, являющийся асинхронным прямым сигналом битовой синхронизации.

В процессе функционирования декодера при разрешении счетчик 2, триггеры 11-13 и регистр 14, срабатывают по фронтам сигналов, действующих на их тактовых входах, а определенные выше логические переменные Х3-Х10 формируются комбинационно по формулам

где «&», «!=N» и «#» - на языке ABEL операторы операций «И», «НЕ» и «ИЛИ» соответственно.

Синхронный счетчик 2 по тактовым импульсам IC=Х19 и сигналам Х3, Х6 функционирует так, что при Х6=0 по фронту тактового импульса Х19 в счетчик 2 записывается с кодового входа 20 код порога Р(3:0) обнаружения паузы, и он переходит в исходное состояние С(3:0)=Р(3:0) обнаружения паузы. При Х6=1 и Х3=0 по фронту каждого тактового импульса Х19 содержимое счетчика 2 увеличивается на «1», а при Х6=1 и Х3=1 счетчик 2 находится в состоянии С(3:0)=1111 обнаружения паузы, сохраняется в этом состоянии до очередного перевода его в исходное состояние С(3:0)=Р(3:0) по фронту Х19 при Х6=0.

С учетом изложенного выше функционирование предлагаемого декодера как автомата с памятью логично описать как последовательность переходов из состояния паузы (СП)

в состояние задержки сигнала (СЗС)

длительностью несколько Tic, из СЗС (32) в состояние опроса синхросигнала (СОС)

длительностью Tic с формированием синхросигнала X4=OCZ=1 при Х23=1, из СОС (33) в переходное состояние возврата (СВ)

длительностью несколько Tic, из которого декодер переходит в СЗС (32) или СП (31) с формированием, при Х13=1, синхросигнала начала паузы ОРС=Х5=1 длительностью Tic и сбросом третьего триггера 13 в Х13=0 при Х9=!ОРС=0.

В каждой информационной фазе T1rz по входному сигналу U(1) кода RZ приемник-преобразователь 1 на выходах 22 и 23 формирует в установившемся режиме (т.е. через время Тпп) кодовый сигнал X22X23=Z(1:0)=01 при приеме «0» (16) (или X22X23=Z(1:0)=11 при приеме «1» (17)), а в течение фазы T0rz возврата к нулю или в течение паузы Тп (9) сигнал X22X23=Z(1:0)=00.

Перед вводом каждого сообщения декодер находится в СП (31). В начале ввода первого бита сообщения первым фронтом асинхронного сигнала битовой синхронизации X23=Z0=1 триггер 11 устанавливается в Х11=1, и декодер из СП (31) переходит в СЗС (32). Затем в СЗС (32) при Х11=1 по первому ближайшему фронту тактового импульса Х19=1С регистр 14 переходит в состояние NG1G0=11, элемент 6 формирует синхросигнал Х6=0. При Х6=0 по фронту следующего тактового импульса Х19 регистр 14 переключается в состояние NG1G0=01, а в счетчик 2 записывается код исходного состояния С(3:0)=Р(3:0) обнаружения паузы при условии

Далее при Х3=0 и Х6=1 по фронту каждого тактового импульса Х19 код С(3:0) счетчика 2 увеличивается на «1», компаратор 10 сравнивает коды Y(3:0) и С(3:0) и формирует сигнал Х10 (30). Поэтому в некоторый момент режима СЗС (32) компаратор 10 формирует сигнал Х10=1, и по фронту очередного тактового импульса Х19 содержимое счетчика 2 увеличивается на «1», а второй триггер 12 устанавливается в Х12=1, и декодер в течение Tic оказывается в СОС (33), в котором элемент 7 по сигналу Х12=1 формирует сигнал Х7=0, сбрасывающий триггер 11, по сигналу Х11=0 которого регистр 14 сбрасывается в исходное состояние NG1G0=10. Кроме того, элемент 4 при Х23=1 (т.е. после окончания Тпп) формирует синхросигнал X4=OCZ=1 битовой синхронизации, с помощью которого формируется Х9=1 (29). Далее по фронту следующего тактового импульса Х19 содержимое счетчика 2 увеличивается на «1», третий триггер 13 устанавливается в Х13=1, а второй триггер 12 сбрасывается в Х12=0, и устройство оказывается в СВ (34) при Х13=1.

В начале ввода второго бита сообщения фронтом асинхронного сигнала битовой синхронизации X23=Z0=1 триггер 11 устанавливается в Х11=1, и декодер из СВ (34) переходит последовательно в СЗС (32), СОС (33), СВ (34). Таким образом, при приеме каждого бита сообщения, начиная со второго, функционирование декодера во времени при Х13=1 описывается следующим графом переходов сообщения (ГПС):

Если в сообщении принимается последний бит, то декодер переходит последний раз из СОС (33) в СВ (34). Далее при Х3=0, Х13=1 и Х6=1 содержимое счетчика 2 по фронту каждого очередного тактового импульса Х19 увеличивается на «1», а при С(3:0)=1111 элемент 3 вырабатывает сигнал Х3=1 обнаружения паузы, удерживающий счетчик 2 в состоянии С(3:0)=1111 до появления сигнала Х6=0. При Х3=1 и X13=1 элемент 5 формирует синхросигнал начала паузы Х5=ОРС=1 длительности Tic, по которому элемент 9 вырабатывает сигнал Х9=0. Далее по следующему фронту тактового импульса Х19 третий триггер 13 сбрасывается в Х13=0, элемент 8 формирует синхросигнал паузы X8=OCZ=1, и декодер оказывается в СП (31) при Х3=1 и Х13=0.

С наступлением каждой паузы она обнаруживается при Х13=1 через время

так, что счетчик 2 переключается в состояние «1111» и удерживается в этом состоянии сигналом Х3=1 при Х6=1. При Х13=1 и Х3=1 третий элемент 5 И формирует синхросигнал начала паузы Х5=ОРС=1, а третий элемент 9 ИЛИ-НЕ - сигнал Х9=0. Поэтому с наступлением паузы по окончании первого фронта IC при Х3=Х13=1 триггер 13 сбрасывается в Х13=0, а второй элемент 8 ИЛИ-НЕ формирует синхросигнал паузы X8=OPZ=1, по которому третий элемент 9 ИЛИ вырабатывает сигнал Х9=0 до первого синхросигнала битовой синхронизации X4=OCZ приема первого бита очередного сообщения.

Поскольку код порога Р(3:0) загружается в счетчик 2 синхронно по фронту Х19=IC при Х6=0, то значение Р(3:0) и период Tic тактовых импульсов IC должны быть выбраны так, чтобы величина Т1орс удовлетворяла ограничению (12) с отсчетом длительности Т1орс с задержкой (запасом) примерно на длительность 2·Tic относительно начала информационной фазы Т1rz последнего принимаемого перед паузой бита X22=OZ ПДК.

При T=10·Tic из (12) получаем приближенное равенство Т1орс≈13·Tic, на основании которого из (38) выбираем код Р(3:0)=0010.

При Т1rz=T/2=5·Tic на основании соотношения (6) получаем, что при Х10=1 (30) время Т1Х12 перехода второго триггера 12 в Х12=1, отсчитываемое от установки первого триггера 11 в Х11=1 с учетом длительности Tic сигнала X4=OCZ=1 при Х23=Х12=1, определяется ограничением

на основе которого определяем, что при T1X12=3·Tic код Y(3:0)=P(3:0)=0010, где Тпп - длительность переходного процесса при изменении сигнала IUa (или IUb) на входе 15 (или 16) приемника-преобразователя 1 в начале информационной фазы T1rz в каждом битовом периоде Trz приема сообщения сигналом U (1) кода RZ.

Если декодер находится в СП (31) при Х13=0 и возникает помеха (т.е. сигнал Х23 переключается из «0» в «1» на время меньшее Тпп), то функционирование декодера во времени произойдет при X8=OPZ=1 по следующему помеховому графу переходов (ПГП):

с исключением формирования синхросигналов битовой синхронизации X4=OCZ и начала паузы Х5=ОРС, так как в этом случае декодер будет находится в СОС (33) при Х13=0 и Х23=0.

Непосредственно из описания прототипа [10] и данного декодера следует, что благодаря существенным признакам предлагаемый декодер помехоустойчивое прототипа и по сравнению с ним имеет значительно расширенные функциональные возможности за счет помехоустойчивого формирования выходных синхросигналов битовой синхронизации OCZ, начала паузы ОРС и паузы OPZ с программируемым положением во времени начала каждого синхросигнала битовой синхронизации OCZ относительно начала каждого асинхронного сигнала битовой синхронизации X23=ZO (18).

Литература

1. Основы организации систем цифровых связей в сложных иформационно-измерительных комплексах / В.А.Ацюковский, В.Г.Бобров, А.Л.Невдяева и др. - М: Энергоатомиздат, 2001. - 96 с. ил. (Б-ка энергетика).

2. Хвощ С.Т и др. Организация последовательных мультиплексных каналов систем автоматического управления. С.Т.Хвощ, В.В.Дорошенко, В.В.Горовой. Под общ. Ред. С.Т.Хвоща. - Машиностроение. Ленингр. Отд-ние, 1989. - 271 с., ил.

3. Гальперин М.В. Электронная техника: Учебник. - М: ФОРУМ: ИНФРА-М, 2003. - 304 с.: ил. - (Серия «Профессиональное образование»).

4. Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения: Справочник - 2-е изд., перераб. и доп. - 1990. - 512 с.: ил. «С.116-122. 4.4. Принципы работы с согласованными линиями связи».

5. Лагутенко О.И. Современные модемы. М:, Эко-Тренз, 2002. - 344 с. «С.149-153, 6.7. Способы цифровой модуляции».

6. Микроэлектронные устройства автоматики: Учебн. Пособие для вузов / А.А.Сазонов, А.Ю.Лукичев, В.Т.Николаев и др.; Под ред. А.А.Сазонова. - М: Энергоатомиздат, 1991. - 384 с.: ил. - 512 с.: ил. «С.298-304, 5.3. Паразитные связи».

7. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2001. - 528 с. ил.

8. А.с. СССР 1068927, G 06 F 3/04. Устройство для ввода информации / Л.П.Горохов, Р.Ю.Хальфан и В.А.Генина. - Опубл. 1984. Бюл. №3.

9. Патент РФ на изобретение 2207614, G 06 F 3/00. Устройство для ввода информации / Киселев Е.Ф., Крюков Ю.В, Тимофеев С.С., Ремешков Ю.И. - Опубл. 2003. БИ №18.

10. Патент РФ на изобретение 2203520, Н 03 М 5/16. Устройство для приема и преобразования цифрового дифференциального сигнала / Киселев Е.Ф., Зуев А.И. - Опубл. 2003. БИ №12. (Прототип).

11. Патент РФ на изобретение 2190927, Н 03 К 17/16, G 06 F 13/00, 3/00. Коммутатор цифровых дифференциальных сигналов / Киселев Е.Ф., Зуев А.И. - Опубл. 2002. БИ №28.

Изобретение относится к области вычислительной техники и предназначено для приема цифрового дифференциального сигнала последовательного самосинхронизирующегося кода RZ с преобразованием в выходной сигнал последовательного двоичного кода и асинхронный сигнал битовой синхронизации с последующим помехоустойчивым формированием выходных синхросигналов битовой синхронизации, начала паузы и паузы с помощью входной непрерывной последовательности тактовых импульсов. Техническим результатом является расширение функциональных возможностей декодера и повышение его помехоустойчивости. Устройство содержит приемник-преобразователь, двоичный счетчик, элементы И, элемент И-НЕ, элементы ИЛИ-НЕ, цифровой компаратор, триггеры, двухразрядный сдвиговый регистр, входы первой и второй компонент цифрового дифференциального сигнала, начального сброса, тактовый, Логической «1», кодовые входы порога обнаружения паузы и программирования положения начала синхросигнала битовой синхронизации относительно начала асинхронного сигнала битовой синхронизации, четыре выхода. 1 ил.

Декодер дифференциального сигнала кода RZ, содержащий приемник-преобразователь, входы первой и второй компонент цифрового дифференциалного сигнала, являющиеся первым и вторым входами приемника-преобразователя соответственно, двоичный счетчик, первый элемент И, элемент И-НЕ, вход начального сброса, тактовый вход, кодовый вход порога обнаружения паузы, являющийся кодовым входом счетчика, и четыре выхода, отличающийся тем, что он дополнительно содержит второй и третий элементы И, три элемента ИЛИ-НЕ, цифровой компаратор, три триггера, двухразрядный сдвиговый регистр со сдвигом младшего разряда в сторону старшего, вход Логической «1», соединенный с асинхронным инверсным входом установки и информационным входом первого триггера, асинхронными инверсными входами установки и сброса второго и третьего триггеров и асинхронным инверсным входом установки регистра, и кодовый вход программирования положения начала синхросигнала битовой синхронизации относительно начала асинхронного сигнала битовой синхронизации, являющийся первым кодовым входом цифрового компаратора, второй кодовый вход которого соединен с выходами счетчика и с входами первого элемента И, первый выход декодера является выходом прямого сигнала последовательного двоичного кода принимаемой информации и первым выходом приемника-преобразователя, второй выход которого является выходом асинхронного прямого сигнала битовой синхронизации и соединен с первым входом второго элемента И и тактовым входом первого триггера, вход сброса которого соединен с выходом первого элемента ИЛИ-НЕ, первый вход которого является входом начального сброса декодера, вторым выходом которого является выход синхросигнала битовой синхронизации, который соединен с первым входом второго элемента ИЛИ-НЕ и выходом второго элемента И, второй вход которого соединен с вторым входом первого элемента ИЛИ-НЕ и прямым выходом второго триггера, информационный вход которого соединен с выходом компаратора, третьим выходом декодера является выход синхросигнала начала паузы, который соединен с выходом третьего элемента И и первым входом третьего элемента ИЛИ-НЕ, выход которого соединен с информационным входом третьего триггера, прямой выход которого соединен с вторым входом второго элемента ИЛИ-НЕ и первым входом третьего элемента И, тактовый вход декодера соединен с тактовыми входами второго и третьего триггеров, регистра и счетчика, являющегося синхронным и снабженным инверсным входом разрешения счета и инверсным входом разрешения записи, приоритетным относительно входа разрешения счета, который соединен с выходом первого элемента И и вторым входом третьего элемента И, четвертым выходом декодера является выход синхросигнала паузы, который соединен с выходом второго элемента ИЛИ-НЕ и вторым входом третьего элемента ИЛИ-НЕ, прямой выход первого триггера соединен с информационным входом и инверсным асинхронным входом сброса регистра, инверсный выход старшего разряда и прямой выход младшего разряда которого соединены с входами элемента И-НЕ, выход которого соединен с входом разрешения записи счетчика.