УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ЦИФРОВОГО СИГНАЛА Российский патент 2006 года по МПК H03K5/135 

Изобретение относится к импульсной цифровой технике, предназначено для выполнения полной функции синхронизации входного потенциального и/или импульсного синхронизируемого цифрового сигнала (формирования синхронизированного сигнала и его синхросигнала) с помощью входной непрерывной последовательности тактовых импульсов и может быть использовано при построении синхронных устройств (синхронных автоматов с памятью) для ввода асинхронных команд или данных и обмена информацией (командами и данными), например, между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации.

Известно (см., например, [1, с.251, с.252]), что корректная синхронизация входного синхронизируемого цифрового сигнала IX с помощью тактовых импульсов IC возможна при условии

где

Fic и Fix - соответственно частота входных тактовых импульсов IC и частота входного синхронизируемого цифрового сигнала IX, асинхронного по отношению к тактовым импульсам IC;

К - коэффициент пропорциональности, не меньший трех.

С учетом (1) выполнение полной функции синхронизации сигнала IX определим как формирование выходного синхронизированного сигнала ОХ длительности

и его синхросигнала (синхронизирующего сигнала) ОСХ длительности

при каждом изменении синхронизируемого сигнала IX, где

Tic - длительность периода входных тактовых импульсов IC;

k - целое число больше или равное единице;

Т0ох (или Т1ох) - длительность нулевой (или единичной) фазы выходного синхронизированного сигнала ОХ=0 (или ОХ=1);

T0ic и Т1ic - длительность нулевой и единичной фаз входного тактового сигнала IC при IC=0 и IC=1 соответственно.

На основании (1) длительность каждого периода Tix изменения синхронизируемого сигнала IX от исходного среза (перехода из "1" в "0") или фронта (перехода из "0" в "1") до следующего среза или фронта определим соотношением

T0ix и Т1ix - длительность нулевой и единичной фаз входного синхронизируемого сигнала IX при IX=0 и IX=1 соответственно.

С учетом (4) на временной оси в каждом периоде Tix сигнал IX классифицируем как потенциальный (т.е. с длительными обеими фазами сигнала IX относительно длительности периода Tic) при

и

или как импульсный (т.е. с одной короткой нулевой или единичной фазой сигнала IX относительно длительности Tic) при

и

Известно (см., например, [1], [2, с.135-137], [3, с.119-120], [4, с.205-207]), что при построении любой цифровой системы (как совокупности асинхронных и/или синхронных автоматов с памятью) постоянно возникает необходимость синхронизировать входные асинхронные сигналы системы с работой ее устройств, функционирующих по тактовым импульсам одного или нескольких тактовых генераторов. В этой связи в цифровой технике задача синхронизации асинхронных сигналов является традиционной и известно большое число разнообразных устройств для синхронизации асинхронных цифровых сигналов по тактовым импульсам, например [1, с.248, рис.8.3], [2, с.135, рис.4.10б], [3, с.120, рис.3.19], [4, с.206, рис.6.26], [5, с.265, рис.14-3], [6], [7] из технической литературы и [8]÷[31] по патентной информации, которые работают по входным тактовым импульсам IC и входному асинхронному сигналу IX.

Основным недостатком любого из указанных выше устройств синхронизации является ограниченность функциональных возможностей, поскольку каждое из них не ориентировано явно на выполнение полной функции синхронизации потенциального (5) и/или импульсного (6) цифрового сигнала IX для ввода команд и данных в синхронное устройство или для обмена информацией между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации.

Здесь следует отметить, что при установленных входных информационных сигналах синхронизация (изменение состояния автомата с памятью) в асинхронной системе производится с помощью соответствующих синхроимпульсов (при формировании синхроимпульса с помощью IC его длительность совпадает с длительностью T0ic нулевой или длительностью Т1ic единичной фазы периода Tic тактовых импульсов IC), а в синхронной системе синхронизация осуществляется логически по функции "И", т.е. по фронтам (переходам из "0" в "1") или срезам (переходам из "1" в "0") тактовых импульсов IC и соответствующим синхросигналам, установленным до прихода фронта или среза IC, причем длительность каждого синхросигнала обычно кратна целому числу периодов Tic.

Кроме того, в настоящее время и на длительную перспективу основным методом обработки информации в цифровых системах является синхронный метод тактирования по фронтам или срезам одного или нескольких генераторов тактовых импульсов с помощью синхросигналов - см., например, [3, с.121-123: 3.5. Введение в проблематику и методику проектирования автоматов с памятью].

На основании изложенного выше можно сказать, что для построения синхронных цифровых систем создание простого устройства для синхронизации цифрового сигнала, реализующего полную функцию синхронизации потенциального (5) и/или импульсного (6) асинхронного цифрового сигнала IX, является актуальной технической проблемой.

Рассмотрим три простых технических решения устройств синхронизации, которые можно использовать для выполнения части полной функции синхронизации асинхронного (т.е. синхронизируемого) цифрового сигнала IX.

Известно устройство [6], содержащее первый и второй триггеры, элемент И, входы асинхронного сигнала IX и Логической "1", соединенные с тактовым и информационным входами первого триггера соответственно, выход синхросигнала ОС1, соединенный с выходом второго триггера, асинхронным входом сброса первого триггера и первым входом элемента И, тактовый вход тактового сигнала IC, соединенный с вторым входом элемента И и тактовым входом второго триггера, информационный вход которого соединен с выходом сигнала Х1 первого триггера, и выход синхроимпульса ОС2=ОС1&IC, являющийся выходом элемента И, где "&" - оператор логической операции "И" на языке ABEL.

В исходном состоянии первый и второй триггеры находятся в состояниях Х1=0 и ОС1=0 соответственно. Из исходного состояния по каждому фронту сигнала IX первый триггер переключается в состояние Х1=1. При Х1=1 по ближайшему фронту IC второй триггер переключается в состояние ОС1=1, сбрасывает первый триггер в состояние Х1=0, разрешает элементу И формирование синхроимпульса ОС2=1 по 1С=1, а по следующему фронту IC второй триггер сбрасывается в состояние ОС1=0 и устройство [6] возвращается в исходное состояние: Х1=0, ОС1=0.

Таким образом, по каждому фронту асинхронного потенциального (5) или импульсного (6) сигнала IX устройство [6] формирует синхросигнал ОС1=1 в течение Tic и синхроимпульс ОС2=1 в течение Т1ic единичной фазы IC, причем ОС1 частично подобен синхросигналу ОСХ при выполнении функции полной синхронизации сигнала IX.

Основным недостатком устройства [6] является ограниченность его функциональных возможностей, поскольку оно предназначено для формирования синхроимпульсов ОС2 как командных, а синхросигнал ОСХ=ОС1 формируется в устройстве попутно только по фронту сигнала IX.

Известно устройство [7], содержащее два триггера, элемент И, вход синхронизируемого сигнала IX, соединенный с информационным входом первого триггера, выход сигнала Х1 которого соединен с первым входом элемента И и информационным входом второго триггера, инверсный выход сигнала NX2 которого соединен с вторым входом элемента И, тактовый вход тактового сигнала IC, соединенный с тактовыми входами первого и второго триггеров, и выход синхросигнала OC1=(X1&NX2), являющийся выходом элемента И, где N=! - оператор операции "НЕ" на языке ABEL.

В зависимости от значения сигнала IX работу устройства [7] можно описать как последовательность переходов устройства из нулевого состояния (НС)

в единичное состояние (ЕС)

и, наоборот, из ЕС (8) в НС (7).

Переход из НС (7) в ЕС (8) происходит по фронту IX так, что при IX=1 по ближайшему фронту тактового сигнала IC первый триггер устанавливается в Х1=1 и элемент И формирует сигнал ОС1=1. По следующему фронту сигнала IC второй триггер устанавливается в NX2=0, элемент И формирует сигнал ОС1=0 и устройство переходит в состояние ЕС (8).

Переход из ЕС (8) в НС (7) осуществляется по срезу IX так, что при IX=0 по ближайшему фронту тактового сигнала IC первый триггер сбрасывается в Х1=0, а по следующему фронту сигнала IC второй триггер сбрасывается в NX2=1 и устройство переходит в состояние НС (7).

Таким образом, по каждому фронту синхронизируемого потенциального (5) сигнала IX устройство [7] формирует синхросигнал ОС1=1 в течение Tic и попутно вырабатывает синхронизированный сигнал Х1=ОХ, причем ОС1 частично подобен синхросигналу ОСХ при выполнении функции полной синхронизации сигнала IX.

Основным недостатком устройства [7] является ограниченность его функциональных возможностей, поскольку оно синхронизирует цифровой сигнал IX только при условии (5), а синхросигнал ОСХ=ОС1 формируется в устройстве только по фронту сигнала IX.

Известно устройство [30], содержащее два триггера, вход синхронизируемого сигнала IX, соединенный с входом установки первого триггера, тактовый вход сигнала IC, являющийся тактовым входом второго триггера, информационный вход которого соединен с выходом первого триггера, и выход синхронизированного сигнала ОХ, соединенный с выходом второго триггера и входом сброса первого триггера, который является асинхронным RS триггером с приоритетным входом установки S, т.е. при IX=1 первый триггер фиксируется в состоянии Х1=1 независимо от состояния второго триггера, сигнал которого Х2=ОХ действует на входе сброса R первого триггера, сброс которого при IX=0 осуществляется по Х2=ОХ=1.

В зависимости от значений длительностей T0ix при IX=0 и T1ix при IX=1 работу устройства [30] можно описать как последовательность переходов из нулевого состояния (НС)

в промежуточное состояние (ПС)

или в единичное состояние (ЕС)

и, наоборот, из ПС (10) в НС (9) или из ЕС (11) в ПС (10), а затем в НС (9).

Первый триггер устройства [30] по сигналам IX и ОХ=Х2 функционирует так, что по каждому переходу IX из "0" в "1" он асинхронно устанавливается в Х1=1 за время Ts независимо от значения сигнала ОХ=Х2, а при Х1=1, Х2=1 и IX=1 этот триггер по каждому переходу IX из "1" в "0" асинхронно сбрасывается в Х1=0 за время Tr≈Ts≪Tic, где Ts (или Tr) - минимальная длительность сигнала IX=1 (или IX=0), необходимая для установки (или сброса) первого триггера в Х1=1 (или Х1=0).

С учетом сказанного выше работу устройства [30] можно описать как цепочку переходов из одного состояния в другое в виде последовательности или чередования двух следующих графов переходов (ГП1) и (ГП2):

В первом случае (12) переход устройства из НС (9) в ПС (10) осуществляется по переходу IX из "0" в "1" так, что первый триггер устанавливается в Х1=1 через время Ts. При Х1=1 по ближайшему фронту тактового сигнала IC второй триггер устанавливается в Х2=ОХ=1. Далее по переходу IX из "1" в "0" по Х2=ОХ=1 первый триггер через время Tr асинхронно сбрасывается в Х1=0 и устройство оказывается в ПС (10), из которого по следующему фронту сигнала IC оно переходит в НС (9).

Во втором случае (13) переход устройства из НС (9) в ЕС (11) осуществляется по переходу IX из "0" в "1" так, что первый триггер устанавливается в Х1=1 через время Ts. При Х1=1 по ближайшему фронту тактового сигнала IC второй триггер устанавливается в Х2=ОХ=1 и при IX=1 устройство оказывается в ЕС (11). Далее по переходу IX из "1" в "0" через время Tr первый триггер асинхронно сбрасывается в Х1=0 и устройство оказывается в ПС(10), из которого по следующему фронту сигнала IC оно переходит в НС (9).

Таким образом, особенностью функционирования устройства [30] является то, что оно отрабатывает (ловит) короткие входные импульсы IX=1 при функционировании согласно ГП1 (12).

Основным недостатком устройства [30] является ограниченность его функциональных возможностей (оно синхросигнал ОСХ не формирует), поскольку предназначено для формирования синхронизированного сигнала ОХ=Х2 с обеспечением условий синхронизации цифрового сигнала IX, как потенциального (5), так и прямого импульсного (6), т.е. при длительности T1ix, удовлетворяющей условию Ts≤T1ix≤Tic.

На основе рассмотренных выше простейших устройств [6] и [30] можно построить устройство с функцией предлагаемого. Однако такое техническое решение будет сложным (будет иметь большое число элементов и связей между ними), что обусловлено узкой специализацией его составных частей.

Из известных технических решений наиболее близким к предлагаемому по составу и количеству выходов является устройство [25], содержащее два триггера, элемент НЕ, элемент Исключающее ИЛИ, входы которого соединены с выходами триггеров, элемент И-НЕ, вход синхронизируемого цифрового сигнала IX, соединенный с информационными входами первого и второго триггеров и первым входом элемента И-НЕ, вход тактового сигнала IC, соединенный с тактовым входом первого триггера и связанный через элемент НЕ с тактовым входом второго триггера, первый выход, соединенный с выходом элемента Исключающее ИЛИ и вторым входом элемента И-НЕ и являющийся выходом синхроимпульса ОС1 изменения синхронизируемого сигнала IX, и второй выход, соединенный с выходом элемента И-НЕ и являющийся выходом инверсного синхроимпульса ONC2 перехода сигнала IX из "0" в "1".

Обозначим через: Х1, Х2 и Х4=ОС1 сигналы, формируемые соответственно на выходах первого триггера, второго триггера и элемента Исключающее ИЛИ соответственно; NX3=!IC и NX5=ONC2 инверсные сигналы, формируемые элементом НЕ и элементом И-НЕ соответственно.

В процессе функционирования устройство [25] переходит из нулевого состояния (НС)

в единичное состояние (ЕС)

и, наоборот, из ЕС (15) в НС (14) и формирует выходные сигналы ОС1 и ONC2 по логическим формулам

где "!=N", "&" и "$" - в языке ABEL операторы операций "НЕ", "И" и "Исключающее ИЛИ" соответственно.

В процессе работы устройства [25] по изменению сигнала IX в противоположное состояние первый триггер переключается в Х1=IX по фронту тактового сигнала IC, а второй триггер в Х2=1Х по фронту сигнала NX3=!IC, который практически совпадает со срезом сигнала IC.

В установившемся НС (14) (или ЕС (15)) сигналы ОС1=0, ONX3=1, а переход устройства [25] в ЕС (15) (или НС (14)) осуществляется по переходу сигнала IX в состояние 1Х=1 (или IX=0) так, что по ближайшему фронту или срезу тактового сигнала IC первый или второй триггер устанавливается в Х1=1 или Х2=1 (или сбрасывается в Х1=0 или Х2=0) и при Х1=1 и Х2=0 или Х1=0 и Х2=1 элемент Исключающее ИЛИ формирует согласно (16) синхроимпульс ОС1=1 длительности T1ic или T0ic, а элемент И-НЕ формирует импульс ОМС2=0 согласно (17) только при переходе из НС (14) в ЕС (15), причем длительность импульса ОМС2=0 будет равна длительности Т1ic или T0ic только при условии Т1ix>Tic, в противном случае длительность этого импульса будет нестандартной. Далее по ближайшему срезу или фронту сигнала IC устанавливается второй или первый триггер в состояние Х2=1 или Х1=1 (или сбрасывается в Х2=0 или Х1=0) и устройство переходит в состояние ЕС (15) (или НС (14)).

Таким образом, устройство [25] будет корректно выполнять функцию формирования синхроимпульсов ОС1=1 (16) и ОМС2=0 (17) для входного сигнала IX, временные параметры которого удовлетворяют ограничениям

С точки зрения применения для построения цифровых систем с синхронным принципом работы основным недостатком устройства [25] является то, что оно имеет ограниченные функциональные возможности (например, синхросигнал ОСХ не формирует, на временной оси синхроимпульсы ОС1 и ONC2 вырабатываются корректно в течение Т1ic или T0ic только при выполнении ограничений (18) и (19)), что обусловлено формированием синхроимпульсов ОС1 (16) и ONC2 (17) как командных.

Предлагаемым изобретением решается задача комплексного расширения функциональных возможностей устройства за счет формирования на выходах устройства синхронизированного сигнала ОХ и его синхросигнала ОСХ для потенциального (5) и/или импульсного (6) входного синхронизируемого цифрового сигнала IX с минимальной длительностью нулевой T0ix или единичной фазы Т1ix, ограниченной при реализации устройства только быстродействием элементной базы.

Для достижения этого технического результата в устройство для синхронизации цифрового сигнала, содержащее первый и второй триггеры, элемент НЕ, первый элемент Исключающее ИЛИ, тактовый вход, соединенный с тактовым входом первого триггера и связанный через элемент НЕ с тактовым входом второго триггера, вход синхронизируемого цифрового сигнала и два выхода, дополнительно введены третий триггер, второй элемент Исключающее ИЛИ, первый и второй элементы ИЛИ-НЕ, элемент ИЛИ, выход которого соединен с информационным входом первого триггера, и элемент И, причем первый выход устройства является выходом синхросигнала и выходом первого триггера, который соединен с первыми входами первого элемента Исключающее ИЛИ и элемента И и информационным входом второго триггера, выход которого соединен с первым входом первого элемента ИЛИ-НЕ, выход которого соединен с первыми входами второго элемента ИЛИ-НЕ и элемента ИЛИ, тактовый вход устройства соединен дополнительно с тактовым входом третьего триггера, первый вход второго элемента Исключающее ИЛИ является входом синхронизируемого цифрового сигнала устройства, второй выход которого является выходом синхронизированного сигнала и выходом первого элемента Исключающее ИЛИ, который соединен с информационным входом третьего триггера, выход которого соединен с вторыми входами первого и второго элементов Исключающее ИЛИ, выход второго элемента Исключающее ИЛИ соединен с вторым входом второго элемента ИЛИ-НЕ, выход которого соединен с вторыми входами первого элемента ИЛИ-НЕ и элемента И, выход которого соединен с вторым входом элемента ИЛИ.

Автору не известны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение третьего триггера, второго элемента Исключающее ИЛИ, двух элементов ИЛИ-НЕ, элемента ИЛИ и элемента И) предлагаемого устройства, которые по сравнению с прототипом [25] комплексно расширяют его функциональные возможности за счет формирования на выходах устройства синхронизированного сигнала и его синхросигнала для потенциального (5) и/или импульсного (6) входного синхронизируемого цифрового сигнала IX с минимальной длительностью нулевой T0ix или единичной T1ix фазы, ограниченной при реализации устройства только быстродействием элементной базы.

На фигуре приведена функциональная электрическая схема устройства для синхронизации цифрового сигнала, содержащего триггеры с первого 1 по третий 3, элемент 4 НЕ, первый 5 и второй 6 элементы Исключающее ИЛИ, первый 7 и второй 8 элементы ИЛИ-НЕ, элемент 9 ИЛИ, выход которого соединен с информационным входом первого триггера 1, элемент 10 И, первый выход, являющийся выходом синхросигнала устройства и выходом первого триггера 1, который соединен с первыми входами первого элемента 5 Исключающее ИЛИ и элемента 10 И и информационным входом второго триггера 2, выход которого соединен с первым входом первого элемента 7 ИЛИ-НЕ, выход которого соединен с первыми входами второго элемента 8 ИЛИ-НЕ и элемента 9 ИЛИ, тактовый вход 11, соединенный с тактовыми входами первого 1 и третьего 3 триггеров и связанный через элемент 4 НЕ с тактовым входом второго триггера 2, вход 12 синхронизируемого цифрового сигнала, являющийся первым входом второго элемента 6 Исключающее ИЛИ, и второй выход, являющийся выходом синхронизированного сигнала устройства и выходом первого элемента 5 Исключающее ИЛИ, который соединен с информационным входом третьего триггера 3, выход которого соединен с вторыми входами первого 5 и второго 6 элементов Исключающее ИЛИ, выход второго элемента 6 Исключающее ИЛИ соединен с вторым входом второго элемента 8 ИЛИ-НЕ, выход которого соединен с вторыми входами первого элемента 7 ИЛИ-НЕ и элемента 10 И, выход которого соединен с вторым входом элемента 9 ИЛИ.

Обозначим через Х1÷Х10 и Х11 и Х12 значения сигналов соответственно на выходах составных частей 1÷10 устройства и его входах 11 и 12 при Х1=ОСХ, Х5=ОХ, Х11=1С, Х12=1Х и введем обобщенный признак "Y" переходного состояния устройства

где "#" - оператор логической операции "ИЛИ" на языке ABEL.

С использованием принятых обозначений функционирование предлагаемого устройства в процессе перехода из нулевого состояния (НС)

или единичного состояния (ЕС)

в переходное состояние (ПС)

и из ПС (23) в НС (21) или ЕС (22) опишем с учетом комбинационного функционирования элементов 4÷10 по следующим логическим формулам:

где "!=N", "$", "≠" и "&" на языке ABEL операторы операций "НЕ", "Исключающее ИЛИ", "ИЛИ" и "И" соответственно.

В исходном состоянии НС (21) (или ЕС (22)), Х5=0 (или Х5=1), Х6=0, признак Y=0, элементы 7 и 8 образуют триггер RS, находящийся в нулевом состоянии Х7=0, Х8=1, а каждый переход в ПС (23) инициируется переключением сигнала IX=Х12 в IX=1 (или IX=0), по которому элемент 6 согласно (26) формирует сигнал Х6=1, устанавливающий через время Ts≪Tic триггер RS в единичное состояние Х7=1, Х8=0, и устройство переходит в ПС (23) при Y=X9=X7=1, где Ts - минимальная длительность единичной T1ix (или нулевой T0ix) фазы сигнала IX=1 (или IX=0), необходимая для установки триггера RS в единичное состояние Х7=1, Х8=0.

С учетом сказанного выше далее работу устройства логично описать как цепочку переходов из одного состояния в другое в виде последовательности или чередования двух следующих графов переходов (ГП1) и (ГП2):

В каждом случае обработки (31) импульсного (6) или обработки (32) потенциального (5) входного синхронизируемого цифрового сигнала Х12=IX после установки в единичное состояние триггера RS устройство переходит в ПС (23) при Y=X9=X7=1. Далее при Х9=Х7=1 по первому ближайшему фронту тактового сигнала IC=Х11 триггер 1 устанавливается и вырабатывает синхросигнал Х1=ОСХ=1, по которому элемент 5 формирует синхронизированный сигнал ОХ=1 (или ОХ=0). Затем по первому фронту сигнала X4=NIC (т.е. первому срезу IC) триггер 2 устанавливается в Х2=1 и блокирует работу элементов 7 и 8 как триггера RS (т.е. Х7=0, Х8=!Х6) и в течение T0ic наступившей текущей нулевой фазы тактового сигнала IC сигнал Х6 через элементы 8 и 10 проходит с инверсией на выход элемента 9 в виде сигнала

значение которого и определяет дальнейшее функционирование устройства по ГП (31) при Х9=1 или по ГП (32) при Х9=0.

В первом случае при Х1=ОСХ=1, Х2=1, Х9=1 и Х3=0 (или Х3=1), ОХ=1 (или ОХ=0) по очередному фронту тактового сигнала IC переключается только триггер 3 в Х3=1 (или Х3=0). Это вызывает переключение выходного синхронизированного сигнала в ОХ=0 (или в ОХ=1) и переход сигнала Х9 из "1" в "0". Далее при Х1=ОСХ=1, Х2=1, Х9=0, Х3=1 (или Х3=0), ОХ=0 (или ОХ=1) по следующему фронту тактового сигнала IC триггер 1 сбрасывается в Х1=ОСХ=0, триггер 3 переключается в Х3=0 (или Х3=1), а по очередному фронту сигнала X4=NIC (т.е. по срезу 1С) триггер 2 сбрасывается в Х2=0 и устройство возвращается в исходное состояние НС (21) (или ЕС (22)).

В рассмотренном случае (31) устройство формирует последовательно в течение 2·Tic два синхросигнала ОСХ=Х1=1, в течение Tic первого из которых вырабатывается синхронизированный сигнал ОХ=Х5 в виде импульса ОХ=1 (или ОХ=0), а после окончания второго синхросигнала устройство возвращается в исходное состояние с задержкой на длительность T0ic для надежного сброса триггера RS в нулевое состояние Х7=0 и Х8=1 при условии

Во втором случае (32) при Х1=ОСХ=1, Х2=1, Х9=0 и Х3=0 (или Х3=1), ОХ=1 (или ОХ=0) по следующему фронту тактового сигнала IC триггер 1 сбрасывается в Х1=ОСХ=0, триггер 3 переключается в Х3=1 (или Х3=0), а по очередному фронту сигнала X4=NIC (т.е. по срезу IC) триггер 2 сбрасывается в Х2=0 и устройство переходит в состояние ЕС (22) (или НС (21)).

Таким образом, в предлагаемом устройстве в процессе функционирования в начале каждого выходного синхросигнала ОСХ=Х1=1 выходной синхронизированный сигнал ОХ=Х5 переключается в противоположное состояние (т.е. ОХ переключается из "0" в "1" или, наоборот, из "1" в "0") и в каждом случае обработки по ГП (31) ловится и обрабатывается входной синхронизируемый цифровой сигнал IX, минимальная длительность нулевой T0ix или единичной фазы Т1ix которого ограничена при реализации устройства только быстродействием элементной базы, т.е. определяется временем Ts установки триггера RS в единичное состояние Х7=1, Х8=0.

Известно (см, например, [4, с.183, рис.6.5. Предельный динамический режим RS-триггера]), что триггер RS, образованный элементами 7 и 8, будет бесперебойно переключаться при условии

где Тз - задержка распространения сигнала Х6=1 через элемент 8.

Непосредственно из описаний технических решений аналогов [6], [7], [30] прототипа [25] и данного устройства для синхронизации цифрового сигнала следует, что предлагаемое устройство благодаря существенным признакам по сравнению с каждым из указанных выше технических решений обладает значительно расширенными функциональными возможностями за счет обеспечения формирования на выходах устройства синхронизированного сигнала и его синхросигнала для потенциального (5) и/или импульсного (6) входного синхронизируемого сигнала, минимальная длительность нулевой или единичной фазы которого ограничена при реализации устройства только быстродействием элементной базы.

При использовании данного устройства для построения синхронной цифровой системы входной асинхронный цифровой сигнал IX при вводе команды является командным, а при вводе данных представляет собой последовательный код любого самосинхронизирующегося двухуровневого кода, например манчестерского, Миллера и т.п.

В первом случае в цифровой системе по аргументам ОХ=Х5 и ОСХ=Х1 формируется командный синхросигнал ОХ&ОСХ (или !ОХ&ОСХ) для ввода требуемой команды по фронту соответствующего тактового импульса IC.

Во втором случае в цифровой системе осуществляется ввод данных в процессе декодирования синхронизированного сигнала ОХ последовательного самосинхронизирующегося двухуровневого кода с помощью тактового синхросигнала ОСХ этого кода и тактовых импульсов IC.

Литература

1. Потемкин И.С. Функциональные узлы цифровой автоматики. -М.: Энергоатомиздат, 1988. - 320 с. ил., с.244-252: Глава 8. Схемы приема внешних сигналов.

2. Новиков Ю.В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования. - М.: Мир, 2001. - 379 с. ил.

3. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2001. - 528 с. ил.

4. Бойко Е.П. и др. Схемотехника электронных систем. Цифровые устройства. Авторы: В.И.Бойко, А.Н.Гуржий, В.Я.Жуйков, А.А.Зорин, В.М.Спивак, В.В.Багрий. - СПб.: БХВ-Петербург, 2004. - 512 с. ил.

5. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной технике. Л.: Энергоатомиздат. Ленингр. отд-ние. 1986. - 280 с.: ил. "Импульсные устройства на микросхемах" - с.202-276.

6. Гутников B.C. Интегральная электроника в измерительных устройствах. - 2-е изд., перераб. и доп. - 1988. - 304 с.: ил. "С.177, Рис.6.8. Схема устройства синхронизации".

7. Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения: Справочник - 2-е изд., перераб. и доп. - 1990. - 512 с.: ил. "С.171, Рис.5.27. Вариант построения генератора".

8. А.с. СССР 544114, Н 03 К 5/13. Устройство для синхронизации импульсов. В.И.Ильин и Г.Л.Силин. - Опубл. 1977. БИ №3.

9. А.с. СССР 552687, Н 03 К 5/13. Формирователь одиночных импульсов, синхронизированных тактовой частотой / Г.Л.Силин, В.И.Ильин, С.М.Пахомов и Г.А.Зуев. - Опубл. 1977. БИ №12.

10. А.с. СССР 645249, Н 03 К 5/01. Устройство для выделения импульса из непрерывной импульсной последовательности / И.Л.Абросимов. - Опубл. 1979. БИ 4.

11. А.с. СССР 661753, Н 03 К 5/153. Устройство для синхронизации импульсов. А.С.Чередниченко, Е.А.Евсеев и А.Н.Горбунов. - Опубл. 1979. БИ №17.

12. А.с. СССР 680160, Н 03 К 5/13. Устройство для синхронизации импульсов. В.И.Ильин, Л.П.Князева и Г.Л.Силин. - Опубл. 1979. БИ №30.

13. А.с. СССР 716144, Н 03 К 5/13, Н 03 К 5/01. Синхронизирующее устройство. Е.В.Стриженов и Т.В.Алтунов. - Опубл. 1980. Бюл. №6.

14. А.с. СССР 703900, Н 03 К 5/13. Устройство синхронизации. Н.А.Кукин. - Опубл. 1979. БИ №46.

15. А.с. СССР 739721, Н 03 К 5/13. Устройство для синхронизации импульсов. Н.Н.Макаров и М.Я.Эйнгорин. - Опубл. 1980. БИ №21.

16. А.с. СССР 741440, Н 03 К 5/13. Устройство для синхронизации импульсов. В.Э.Вершков и М.П.Шервуд. - Опубл. 1980. БИ №22.

17. А.с. СССР 744947, Н 03 К 5/13.Устройство для синхронизации импульсов. Л.Н.Герасимов, Л.Т.Сапега и Д.В.Ползунова. - Опубл. 1980. БИ №24.

18. А.с. СССР 754661, Н 03 К 5/13. Устройство синхронизации. Ф.С. Власов, А.Т.Еремин, В.И.Позамантир и О.А.Райков. - Опубл. 1980. БИ №29.

19. А.с. СССР 790209, Н 03 К 5/13. Формирователь импульсов. А.С.Чередниченко, В.А.Евсеев и А.Н.Горбунов и Ю.А.Плужников. - Опубл. 1980. БИ №47.

20. А.с. СССР 790212, Н 03 К 5/13. Устройство синхронизации импульсов / С.В.Смирнов и В.В.Скрябин. - Опубл. 1980. БИ №47.

21. А.с. СССР 864528, Н 03 К 5/13. Устройство синхронизации импульсов. С.В.Смирнов и М.П.Смирнова. - Опубл. 1981. БИ №34.

22. А.с. СССР 864529, Н 03 К 5/13. Формирователь одиночных импульсов, синхронизированных тактовой частотой. П.П.Никонович, Б.П.Царев и Г.А.Хайтин. - Опубл. 1981. БИ №34.

23. А.с. СССР 898601, Н 03 К 5/05. Устройство тактовой синхронизации. М.М.Бекеша, Н.Н.Фролов и В.А.Фокин. - Опубл. 1982. БИ №2.

24. А.с. СССР 930614, Н 03 К 5/00. Устройство для синхронизации импульсов. Н.С.Бибик, А.Г.Касьянов, П.П.Никонович и Л.Я.Портянко. - Опубл. 1982. БИ №19.

25. А.с. СССР 1018215, Н 03 К 5/135. Формирователь импульсов. Н.А.Бадыштов, А.А.Сорокин, Г.Н.Шестаков и Е.Н.Старостенкова. - Опубл. 1983. БИ №18 (Прототип).

26. А.с. СССР 1019610, Н 03 К 5/13. Устройство для формирования синхронизированных импульсов. С.В.Смирнов, Ф.Г.Киндиренко и А.Ф.Толочко. - Опубл. 1983. БИ №19.

27. А.с. СССР 1050102, Н 03 К 5/01. Формирователь импульсов. В.В.Скрябин и С.В.Смирнов. 1983. БИ №39.

28. А.с. СССР 1061254, Н 03 К 5/01. Устройство для выделения одиночного импульса. Я.В.Коханый. - Опубл. 1983. БИ №46.

29. А.с. СССР 1144187, Н 03 К 5/01. Устройство для выделения одиночного импульса. И.А.Рогачевский, Б.М.Сирота и А.В.Шинкаренко. - Опубл. 1985. БИ №9.

30. А.с. СССР 1145471, Н 03 К 5/135. Устройство тактовой синхронизации. А.Л.Ратанов и Д.М.Манкевич. - Опубл. 1985. БИ №10.

31. А.с. СССР 1160550, Н 03 К 5/135. Формирователь одиночного импульса /Г.Ю.Козодаев и С.К.Харин. 1985. БИ №21.

Изобретение относится к импульсной цифровой технике и предназначено для выполнения полной функции синхронизации потенциального и/или импульсного входного синхронизируемого цифрового сигнала (формирования синхронизированного сигнала и его синхросигнала) с помощью входной непрерывной последовательности тактовых импульсов для построения синхронных устройств (синхронных автоматов с памятью) ввода асинхронных команд или данных и обмена информацией, например, между двумя синхронными устройствами, каждое из которых имеет собственную тактовую частоту синхронизации. Технический результат заключается в формировании синхронизированного сигнала и его синхросигнала для потенциального и/или импульсного входного синхронизируемого цифрового сигнала с минимальной длительностью нулевой или единичной фазы, ограниченной только быстродействием элементной базы. Устройство содержит триггеры (1-3), элемент НЕ (4), элементы Исключающее ИЛИ (5, 6), тактовый вход (11), вход (12) синхронизируемого цифрового сигнала, элементы ИЛИ-НЕ (7, 8), элемент ИЛИ (9) и элемент И (10), причем первый выход устройства является выходом синхросигнала, а второй - является выходом синхронизированного сигнала. 1 ил.

Устройство для синхронизации цифрового сигнала, содержащее первый и второй триггеры, элемент НЕ, первый элемент Исключающее ИЛИ, тактовый вход, соединенный с тактовым входом первого триггера и связанный через элемент НЕ с тактовым входом второго триггера, вход синхронизируемого цифрового сигнала и два выхода, отличающееся тем, что оно дополнительно содержит третий триггер, второй элемент Исключающее ИЛИ, первый и второй элементы ИЛИ-НЕ, элемент ИЛИ, выход которого соединен с информационным входом первого триггера, и элемент И, причем первый выход устройства является выходом синхросигнала и выходом первого триггера, который соединен с первыми входами первого элемента Исключающее ИЛИ и элемента И и информационным входом второго триггера, выход которого соединен с первым входом первого элемента ИЛИ-НЕ, выход которого соединен с первыми входами второго элемента ИЛИ-НЕ и элемента ИЛИ, тактовый вход устройства дополнительно соединен с тактовым входом третьего триггера, первый вход второго элемента Исключающее ИЛИ является входом синхронизируемого цифрового сигнала устройства, второй выход которого является выходом синхронизированного сигнала и выходом первого элемента Исключающее ИЛИ, который соединен с информационным входом третьего триггера, выход которого соединен с вторыми входами первого и второго элементов Исключающее ИЛИ, выход второго элемента Исключающее ИЛИ соединен с вторым входом второго элемента ИЛИ-НЕ, выход которого соединен с вторыми входами первого элемента ИЛИ-НЕ и элемента И, выход которого соединен с вторым входом элемента ИЛИ.