МНОГОПРОЦЕССОРНОЕ УСТРОЙСТВО ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ Российский патент 2010 года по МПК G06F15/16 

Изобретение относится к области вычислительной техники и может быть использовано для программной цифровой обработки сигналов в системах радиолокации, гидроакустики и связи.

Из уровня техники известно вычислительное устройство для цифровой обработки сигналов, реализующее функцию быстрого преобразования Фурье (Авторское свидетельство СССР №1295414, МПК: G06F 15/332, опубликовано 07.03.1987, бюл. №9). Вычислительное устройство содержит вход управления режимом, блок синхронизации, регистры входных данных, коммутаторы операндов, умножитель, сумматор-вычитатель, выходные коммутаторы и регистры результата.

Недостатком вычислительного устройства является аппаратная реализация только одной функции обработки сигнала.

Известен также программируемый процессор спектральной обработки сигналов (Авторское свидетельство СССР №744603, МПК: G06F 15/34, опубликовано 30.06.1980, бюл. №24). Программируемый процессор спектральной обработки сигналов содержит первый и второй блоки регистров, сумматор, блок умножения, блок управления, блок синхронизации, коммутатор, блоки оперативной памяти, блок памяти констант и программ, индексный блок адресации, блок сопряжения внутренних и внешних шин, входы и выходы данных, входы и выходы управления.

Программируемый процессор спектральной обработки сигналов позволяет реализовать различные алгоритмы вычислений спектральных функций, включая быстрое преобразование Фурье (БПФ), однако имеет сравнительно низкое быстродействие, так как операции алгоритма выполняются процессором последовательно в одном потоке обработки.

Наиболее близким к заявляемому техническому решению является процессор цифровой обработки сигналов (Авторское свидетельство СССР №1837320, МПК: G06F 15/332, опубликовано 30.08.1993, бюл. №32), выбранный в качестве прототипа. Процессор цифровой обработки сигналов имеет вход обрабатываемого сигнала, вход синхронизации, содержит устройство управления и несколько вычислительных блоков. Каждый вычислительный блок содержит восемь регистров входных отсчетов, коммутатор, блок формирования весовых коэффициентов, два умножителя, два вычислительных модуля и выполняет базовую операцию над отсчетами А и В входного сигнала.

Данный процессор цифровой обработки сигналов имеет сравнительно невысокое быстродействие, ограниченное разбиением потока оцифрованных значений входного сигнала только на два параллельно обрабатываемых потока. Функциональные возможности процессора цифровой обработки сигналов ограничены выполнением несколькими имеющимися в процессоре вычислительными блоками только одной программной функции одновременно.

Таким образом, известные программируемые цифровые процессоры не обладают необходимыми характеристиками по обработке сигналов.

Техническим результатом предлагаемого изобретения является расширение функциональных возможностей и повышение производительности многопроцессорного устройства цифровой обработки сигналов.

Технический результат достигается объединением в многопроцессорном устройстве цифровой обработки сигналов (МОС) нескольких программируемых цифровых процессоров сигналов, обеспечивающих параллельную обработку данных, соединенных шиной системного магистрального интерфейса в группу, имеющих общие перепрограммируемое постоянное запоминающее устройство и оперативное запоминающее устройство, устройства ввода и вывода данных, обеспечивающие разделение потока данных обрабатываемого сигнала, исполнением каналов ввода и вывода данных на основе высокоскоростного последовательного интерфейса LVDS, использованием нескольких каналов ввода данных, обеспечивающих ввод данных от нескольких источников сигнала, и соответствующего количества каналов вывода данных, возможностью резервирования каналов ввода и вывода данных, коммутацией данных с входного канала на выходной канал интерфейса LVDS для ретрансляции данных обрабатываемого сигнала или вывода данных промежуточной обработки сигнала с одного на другой МОС, конструктивным исполнением многопроцессорного устройства цифровой обработки сигналов в виде модуля со стандартным внешним системным магистральным интерфейсом CompactPCI, обеспечивающим включение в состав целевого вычислительного комплекса нескольких МОС и обмен данными с управляющим процессором комплекса.

Многопроцессорное устройство цифровой обработки сигналов предназначено для обработки радиолокационных сигналов в составе вычислительного комплекса, в количестве одного или нескольких модулей МОС, наряду с модулем аналого-цифрового преобразователя, модулем управляющего процессора, являющегося универсальным процессором обработки данных, и модулем графического контроллера, обеспечивающего управление отображением информации на видеомониторе.

Структурная схема многопроцессорного устройства цифровой обработки сигналов представлена на чертеже, на схеме обозначены:

1 - коммутатор входных данных, поступающих с входных каналов LVDS (KBB LVDS);

2 - буфер ввода данных, поступающих по каналу LVDS (БВВ LVDS);

3 - устройство управления вводом данных с канала LVDS (УВВ LVDS);

4 - устройство управления выводом данных на канал LVDS (УВЫВ LVDS);

5 - буфер вывода данных, поступающих на канал LVDS (БВЫВ LVDS);

6 - коммутатор выходных данных, поступающих на выходные каналы LVDS (КВЫВ LVDS);

7 - цифровой сигнальный процессор (ЦСП);

8 - шина системного магистрального интерфейса ЦСП;

9 - перепрограммируемое постоянное запоминающее устройство (ППЗУ);

10 - оперативное запоминающее устройство (ОЗУ);

11 - буфер ввода данных, поступающих с шины интерфейса CompactPCI (БВВ PCI);

12 - устройство сопряжения магистральных интерфейсов (УСМИ);

13 - буфер вывода данных, поступающих на шину CompactPCI (БВЫВ PCI);

14 - шина системного магистрального интерфейса CompactPCI (CPCI).

Многопроцессорное устройство цифровой обработки сигналов (МОС) содержит четыре микросхемы цифровых сигнальных процессоров (ЦСП) 7, перепрограммируемое постоянное запоминающее устройство (ППЗУ) 9, оперативное запоминающее устройство (ОЗУ) 10, входы-выходы которых соединены с шиной системного магистрального интерфейса ЦСП 8. При этом в МОС дополнительно введены коммутатор входных данных, поступающих с входных каналов LVDS (KBB LVDS) 1, коммутатор выходных данных, поступающих на выходные каналы LVDS (КВЫВ LVDS) 6, два устройства управления вводом данных с канала LVDS (УВВ LVDS) 3, два устройства управления выводом данных на канал LVDS (УВЫВ LVDS) 4, буферы ввода данных, поступающих по каналам LVDS (БВВ LVDS) 2, буферы вывода данных, поступающих на каналы LVDS (БВЫВ LVDS) 5, устройство сопряжения магистральных интерфейсов (УСМИ) 12, буфер ввода данных, поступающих с шины интерфейса CompactPCI (БВВ PCI) 11 и буфер вывода данных, поступающих на шину CompactPCI (БВЫВ PCI) 13. Причем каналы ввода данных LVDS и каналы вывода данных LVDS выполнены на основе высокоскоростного последовательного интерфейса LVDS, коммутатор входных данных, поступающих с входных каналов LVDS (KBB LVDS) 1, и коммутатор выходных данных, поступающих на выходные каналы LVDS (КВЫВ LVDS) 6, имеют два канала ввода данных LVDS, два канала вывода данных LVDS и выполнены с возможностью резервирования одного канала ввода LVDS и одного канала вывода LVDS. На первый вход коммутатора входных данных KBB LVDS 1, являющийся входом МОС, поступает обрабатываемый сигнал с первого канала ввода данных LVDS. На второй вход коммутатора входных данных KBB LVDS 1 поступает обрабатываемый сигнал со второго канала ввода данных LVDS, первый выход коммутатора входных данных KBB LVDS 1 соединен с первым входом коммутатора выходных данных КВЫВ LVDS 6, что обеспечивает возможность ретрансляции данных с входных каналов LVDS на выходные каналы LVDS. Второй выход коммутатора входных данных KBB LVDS 1 соединен с входом одного буфера ввода данных БВВ LVDS 2, третий выход коммутатора входных данных KBB LVDS 1 соединен с входом другого буфера ввода данных БВВ LVDS 2, первый вход-выход коммутатора входных данных KBB LVDS 1 соединен со вторым входом-выходом одного устройства управления вводом данных с канала LVDS 3, второй вход-выход коммутатора входных данных KBB LVDS 1 соединен со вторым входом-выходом другого устройства управления вводом данных с канала LVDS 3, выход одного буфера вывода данных БВЫВ LVDS 5 соединен со вторым входом коммутатора выходных данных КВЫВ LVDS 6, выход другого буфера вывода данных БВЫВ LVDS 5 соединен с третьим входом коммутатора выходных данных КВЫВ LVDS 6, второй вход-выход одного устройства управления выводом данных на канал LVDS 4 соединен с первым входом-выходом коммутатора выходных данных КВВ LVDS 6, второй вход-выход другого устройства управления выводом данных на канал LVDS 4 соединен со вторым входом-выходом коммутатора выходных данных КВВ LVDS 6, первый выход коммутатора выходных данных КВЫВ LVDS 6 является выходом первого канала вывода данных LVDS, и второй выход коммутатора выходных данных КВЫВ LVDS 6 является выходом второго канала ввода данных LVDS, выход одного буфера ввода данных БВВ LVDS 2 соединен с входом одного устройства управления вводом данных с канала LVDS 3, выход другого буфера ввода данных БВВ LVDS 2 соединен с входом другого устройства управления вводом данных с канала LVDS 3, выход одного устройства управления выводом данных на канал LVDS 4 соединен с входом одного буфера вывода данных БВЫВ LVDS 5, выход другого устройства управления выводом данных на канал LVDS 4 соединен с входом другого буфера вывода данных БВЫВ LVDS 5, первые входы-выходы устройств управления вводом данных с канала LVDS 3, устройств управления выводом данных на канал LVDS 4 и устройства сопряжения магистральных интерфейсов 12 соединены с шиной системного магистрального интерфейса ЦСП 8, выход буфера ввода данных БВВ PCI 11 соединен с первым входом устройства сопряжения магистральных интерфейсов 12, первый выход устройства сопряжения магистральных интерфейсов 12 соединен с входом буфера ввода данных БВВ PCI 11, второй выход устройства сопряжения магистральных интерфейсов 12 соединен с входом буфера вывода данных БВЫВ PCI 13, выход буфера вывода данных БВЫВ PCI 13 соединен со вторым входом устройства сопряжения магистральных интерфейсов 12, второй вход-выход устройства сопряжения магистральных интерфейсов 12 является входом-выходом шины системного магистрального интерфейса CompactPCI 14.

Высокоскоростной последовательный интерфейс LVDS является последовательным однонаправленным синхронным интерфейсом, осуществляющим соединение от одного передатчика к одному приемнику информации (топология точка-точка) по дифференциальным симметричным линиям LVDS (Low Voltage Differential Signaling Interface Std ANSI/TIA/EIA-644). Интерфейс LVDS использует передачу сигналов в симметричную дифференциальную линию с малыми сигнальными уровнями 350 мВ при токе в линии 3,5 мА. Канал высокоскоростного последовательного интерфейса LVDS включает одну дифференциальную линию синхронизации и одну или несколько линий передачи данных, скорость передачи по каждой линии данных до 1 Гбит/с.

Каналы высокоскоростного последовательного интерфейса LVDS используется для ввода в многопроцессорное устройство обработки сигналов данных оцифрованного сигнала с внешнего устройства аналого-цифрового преобразования и для пересылки данных между устройствами МОС. МОС имеет два канала ввода данных LVDS и два канала вывода данных LVDS, каждый из которых включает одну линию синхронизации и четыре линии передачи данных для повышения пропускной способности канала. Канал ввода или вывода данных LVDS МОС обеспечивает ввод до 60 миллионов 32-разрядных значений в секунду, а также поддерживает пересылку до 30 миллионов значений в секунду для каждого из двух оцифрованных сигналов в режиме разделения времени.

МОС предназначен для использования в составе вычислительного комплекса совместно с модулем аналого-цифрового преобразователя (Патент РФ №2290662, опубликован 27.12.2006), обеспечивающим аналого-цифровое преобразование сигналов двух принимаемых сигналов, представление значений сигнала в форме 32-разрядных комплексных чисел с реальной и мнимой квадратурными составляющими и выдачу оцифрованных данных в канал интерфейса LVDS. При скорости передачи данных 560 Мбит/с и использовании четырех линий передачи данных канал интерфейса LVDS позволяет пересылать от модуля аналого-цифрового преобразователя данные по двум приемным каналам для частоты 28 миллионов отсчетов в секунду по каждому приемному каналу. Используемый дифференциальный метод передачи сигналов по симметричной линии, малое изменение уровней и низкое нарастание напряжения (1 В/нс) сигналов LVDS обусловливают малый уровень наводок от интерфейса LVDS и, следовательно, позволяют расширить динамический диапазон АЦП и приемника сигнала.

Коммутатор входных данных, поступающих с входных каналов LVDS (КВВ LVDS) 1 обеспечивает прием данных с двух входных каналов интерфейса LVDS, поступающих на входы 1 и 2 коммутатора. Последовательный интерфейс LVDS за один период сигнала в линии синхронизации канала последовательно пересылает по линии данных кадр, содержащий 10 бит данных. Коммутатор входных данных, поступающих с входных каналов LVDS 1 осуществляет преобразование последовательного кода кадров в параллельный, а также разделение потока, поступающего с канала LVDS и содержащего данные двух оцифрованных сигналов, на два параллельных потока данных.

КВВ LVDS с выхода 1 выполняет сквозную коммутацию данных с обоих входных каналов на вход 1 коммутатора выходных данных, поступающих на выходные каналы LVDS (КВЫВ LVDS) 6 для обеспечения ретрансляции данных на другие устройства МОС.

Управление коммутацией данных на вход буфера ввода данных, поступающих по каналу LVDS (БВВ LVDS) 2, осуществляется устройствами управления вводом данных с канала LVDS (УВВ LVDS) 3 по входам-выходам 1 и 2 раздельно по первому и второму каналам ввода LVDS. Данные, поступающие с первого и второго входных каналов LVDS выдаются со второго и третьего выходов КВВ LVDS 1 на входы буферов БВВ LVDS 2.

Буфер ввода данных, поступающих по каналу LVDS (БВВ LVDS) 2 предназначен для буферизации данных, поступающих с входного канала интерфейса LVDS на устройства, подключенные к шине системного магистрального интерфейса ЦСП 8. Размер БВВ LVDS 2 определяется из условия накопления в буфере не менее двух наибольших порций данных, поступающих с входного канала интерфейса LVDS. Данные поступают блоками, соответствующими периоду импульса запуска передатчика радиолокационной станции, размер блока равен числу элементов дальности. При максимальном числе элементов дальности в блоке, равном 1024, и представлении элемента дальности 32-разрядным значением размер БВВ LVDS 2 составляет 64 Кбит или 8 Кбайт.

Буфер ввода данных, поступающих по каналу LVDS 2, может иметь организацию оперативного запоминающего устройства с двумя переключаемыми банками памяти или буфера FIFO (First Input First Output). Для управления пересылкой данных БВВ LVDS 2 формирует три сигнала состояния: «буфер пуст», «буфер заполнен наполовину», «буфер переполнен». Буфер ввода данных, поступающих по каналу LVDS 2, выполнен на основе статического синхронного двухпортового оперативного запоминающего устройства. Запись данных в БВВ LVDS 2 осуществляется 32-разрядными словами с частотой 56 МГц, а чтение из БВВ LVDS 2 на шину системного магистрального интерфейса ЦСП 8 - 64-разрядными словами с частотой 100 МГц.

Устройство управления вводом данных с канала LVDS (УВВ LVDS) 3 осуществляет управление вводом данных с коммутатора входных данных, поступающих с входных каналов LVDS 1 через буфер ввода данных, поступающих по каналу LVDS 2, на шину системного магистрального интерфейса ЦСП 8. По шине системного магистрального интерфейса ЦСП 8, соединенной с входом-выходом 1 УВВ LVDS 3, производится управление режимом ввода данных и ввод поступающих данных в устройства, соединенные с шиной системного магистрального интерфейса ЦСП 8. Управление вводом данных осуществляется по двунаправленной шине управления, соединяющей второй вход-выход УВВ LVDS 3 со вторым входом-выходом КВВ LVDS 1. Данные с выхода БВВ LVDS 2 поступают на вход УВВ LVDS 3.

Устройство управления вводом данных с канала LVDS (УВВ LVDS) 3 поддерживает пересылку данных в режимах пассивного и активного устройства шины системного магистрального интерфейса ЦСП 8. В режиме пассивного устройства обеспечивается доступ ЦСП 7 к данным в БВВ LVDS 2. В режиме активного устройства УВВ LVDS 3 выполняет пересылку блоков данных из БВВ LVDS 2 в режиме прямого доступа к памяти во внутреннюю память ЦСП 7 или в оперативное запоминающее устройство (ОЗУ) 10.

Устройство управления выводом данных на канал LVDS (УВЫВ LVDS) 4 управляет или коммутацией данных с коммутатора входных данных, поступающих с входных каналов LVDS (КВВ LVDS) 1 на коммутатор выходных данных, поступающих на выходные каналы LVDS (КВЫВ LVDS) 6, или выводом данных с шины системного магистрального интерфейса ЦСП 8 на коммутатор выходных данных, поступающих на выходные каналы LVDS (КВЫВ LVDS) 6 через буфер вывода данных, поступающих на канал LVDS (БВЫВ LVDS) 5. Управление режимом работы канала вывода данных интерфейса LVDS осуществляется по шине системного магистрального интерфейса ЦСП 8, соединенной с входом-выходом 1 устройства управления выводом данных на канал LVDS (УВЫВ LVDS) 4. Коммутатор выходных данных, поступающих на выходные каналы LVDS (КВЫВ LVDS) 6, управляется по двунаправленной шине, соединяющей вход-выход 2 КВЫВ LVDS 6 со вторым входом-выходом УВЫВ LVDS 4. Данные с выхода УВЫВ LVDS 4 поступают на вход буфера вывода данных, поступающих на канал LVDS (БВЫВ LVDS) 5.

Устройство управления выводом данных на канал LVDS (УВЫВ LVDS) 4 поддерживает пересылку данных в режимах пассивного и активного устройства шины системного магистрального интерфейса ЦСП 8. В режиме пассивного устройства обеспечивается запись данных от ЦСП 7 в буфер вывода данных, поступающих на канал LVDS (БВЫВ LVDS) 5. В режиме активного устройства УВЫВ LVDS 4 выполняет в режиме прямого доступа к памяти пересылку блоков данных из внутренней памяти ЦСП 7 или из оперативного запоминающего устройства (ОЗУ) 10 в БВЫВ LVDS 5.

Буфер вывода данных, поступающих на канал LVDS (БВЫВ LVDS) 5, предназначен для буферизации данных, выдаваемых с устройств, соединенных с шиной системного магистрального интерфейса ЦСП 8, в канал вывода данных интерфейса LVDS. Для обеспечения непрерывного потока данных буфер должен иметь организацию оперативного запоминающего устройства с двумя переключаемыми банками памяти или буфера FIFO (First Input First Output).

Размер буфера вывода данных, поступающих на канал LVDS (БВЫВ LVDS) 5, определяется из условия минимизации накладных расходов на пересылку данных по шине системного магистрального интерфейса ЦСП 8. Шина системного магистрального интерфейса ЦСП 8, используемого типа, требует 4 такта для захвата управления шиной, и 2 такта, чтобы отдать управление шиной. При 5%-х накладных расходах на передачу управления шиной системного магистрального интерфейса ЦСП 8, относительно времени передачи непрерывного блока данных, при передаче 64 бит данных за такт шины, размер буфера составляет не менее:

2×(4+2)×64×1/0,05=15360 бит или 1920 байт.

Для управления пересылкой данных БВЫВ LVDS 5 формирует три сигнала состояния: «буфер пуст», «буфер заполнен наполовину», «буфер переполнен». Буфер вывода данных, поступающих на канал LVDS, выполнен на основе статического синхронного двухпортового оперативного запоминающего устройства. Запись данных в БВЫВ LVDS 5 осуществляется с шины системного магистрального интерфейса ЦСП 8 64-разрядными словами с частотой 100 МГц, и чтение из БВЫВ LVDS 5 в устройство управления выводом канала LVDS 4 32-разрядными словами с частой 56 МГц.

Коммутатор выходных данных, поступающих на выходные каналы LVDS (КВЫВ LVDS) 6 обеспечивает или коммутацию данных, поступающих с коммутатора входных данных, поступающих с входных каналов LVDS (KBB LVDS) 1, или прием данных с буферов вывода данных, поступающих на каналы LVDS 5, преобразование данных в 10-битные кадры и их последовательную выдачу с первого и второго выходов КВЫВ LVDS 6 на первый и второй выходные каналы интерфейса LVDS. Каждый канал КВЫВ LVDS 6 может мультиплексировать два потока данных в единый, выдаваемый в выходной канал интерфейса LVDS, поток данных.

Данные с входных каналов интерфейса LVDS поступают с первого выхода KBB LVDS 1 на первый вход КВЫВ LVDS 6. Данные, выводимые по шине системного магистрального интерфейса ЦСП 8, поступают с выходов буферов вывода данных, поступающих на каналы LVDS 5 первого и второго выходных каналов интерфейса LVDS соответственно на второй и третий входы коммутатора выходных данных, поступающих на выходные каналы LVDS 6.

Управление коммутацией данных, - или с КВВ LVDS 1 (ретрансляция данных, поступающих с входного канала интерфейса LVDS), или с буферов вывода данных, поступающих на каналы LVDS 5 (вывод данных, обработанных ЦСП 7), и управление выводом данных осуществляется с входов-выходов 2 устройств управления выводом данных на канал LVDS 4 по входам-выходам 1 и 2 КВЫВ LVDS 6, соответственно по первому и второму выходным каналам интерфейса LVDS.

Цифровой сигнальный процессор (ЦСП) 7 - это микросхема типа ADSP-TS101S фирмы Analog Devices (ADSP-TS101S Data Sheet, Revision A, Analog Devices Inc., 2003). Микросхема ЦСП ADSP-TS101S при частоте синхронизации процессоров 300 МГц имеет максимальную производительность для операций с данными в формате с фиксированной точкой - 2400 MIPS (миллионов операций в секунду), и для операций с данными в формате с плавающей точкой - 1800 MFLOPS (миллионов операций с плавающей запятой в секунду). Объем внутренней памяти ОЗУ микросхемы ADSP-TS101S, используемой для хранения кода программ и обрабатываемых данных, составляет 768 Мбайт. ADSP-TS101S обеспечивает объединение до 8 микросхем в группу (кластер), посредством шины системного магистрального интерфейса ЦСП, с передачей управления шиной одному из ЦСП. В каждый ЦСП 7 может загружаться как одна программа, так и различные программы обработки сигнала. ЦСП 7 могут вести обработку общих или раздельных данных.

Шина системного магистрального интерфейса ЦСП 8 является специализированным системным магистральным параллельным интерфейсом, разработанным фирмой Analog Devises для семейства микросхем ЦСП ADSP-TS101. Шина обеспечивает объединение до восьми микросхем ЦСП с возможностью передачи управления шиной одному из ЦСП или внешнему устройству, отображаемому на HOST («хозяин» или устройство, управляющее данным устройством) область адресов шины. Шина допускает подключение синхронных статических и динамических устройств памяти, а также медленных асинхронных устройств, и поддерживает программный обмен данными, обмен по сигналам прерывания и обмен в режиме прямого доступа к памяти. Шина системного магистрального интерфейса ЦСП МОС имеет тактовую частоту 100 МГц и 64-разрядную шину данных, что обеспечивает пиковую производительность передачи данных 800 Мбайт/с.

Шина системного магистрального интерфейса ЦСП 8 соединяет ЦСП 7, УВВ LVDS 3, УВЫВ LVDS 4 и УСМИ 12, которые являются активными устройствами, способными захватить управление шиной и стать ведущими устройствами, а также пассивные, только управляемые или ведомые устройства, - ППЗУ 9 и ОЗУ 10.

Перепрограммируемое постоянное запоминающее устройство (ППЗУ) 9 предназначено для хранения программ ЦСП 7 и таблиц коэффициентов. ППЗУ 9 выполнено на основе энергонезависимой FLASH-памяти с возможностью многократной записи информации при работе МОС и ее хранения в выключенном состоянии МОС.

По включению питания или сигналу начальной установки МОС программа переписывается из ППЗУ 9 во внутреннюю оперативную память микросхем ЦСП 7. После завершения копирования ЦСП 7 запускает выполнение программы с заданного начального адреса.

Оперативное запоминающее устройство (ОЗУ) 10 предназначено для временного хранения массивов входных данных оцифрованного сигнала, промежуточных данных и результатов вычислений программ ЦСП 7. ОЗУ 10 является энергозависимым запоминающим устройством с возможностью многократной записи и чтения информации при выполнении программы ЦСП 7. Для увеличения объема хранимой информации и снижения потребляемой мощности ОЗУ 10 выполнено на основе микросхем синхронной динамической памяти, объем памяти динамического ОЗУ 10 МОС составляет 64 Мб.

Буфер ввода данных, поступающих с шины интерфейса CompactPCI (БВВ PCI) 11, предназначен для буферизации данных, поступающих с шины системного магистрального интерфейса CompactPCI 14 на устройства, соединенные с шиной системного магистрального интерфейса ЦСП 8.

Буфер вывода данных, поступающих на шину CompactPCI (БВЫВ PCI) 13, предназначен для буферизации данных, выдаваемых с устройств, соединенных с шиной системного магистрального интерфейса ЦСП 8 на шину системного магистрального интерфейса CompactPCI 14.

Для обеспечения непрерывного потока данных буферы БВВ PCI 11 и БВЫВ PCI 13 должны иметь организацию оперативного запоминающего устройства с двумя переключаемыми банками памяти или буфера FIFO (First Input First Output). Размер БВВ PCI 11 и БВЫВ PCI 13 определяется из условия минимизации накладных расходов на пересылку данных по шине системного магистрального интерфейса ЦСП 8. Пересылка данных по шине системного магистрального интерфейса CompactPCI 14 менее критична по затратам времени. Шина системного магистрального интерфейса ЦСП 8, используемого типа, требует 4 такта для захвата управления шиной, и 2 такта, чтобы отдать управление шиной. При 5%-х накладных расходах на передачу управления шиной системного магистрального интерфейса ЦСП 8, относительно времени передачи непрерывного блока данных, при передаче 64 бит данных за такт шины, размер буфера составляет не менее:

2×(4+2)×64×1/0,05=15360 бит или 1920 байт.

Для управления пересылкой данных буферы БВВ PCI 11 и БВЫВ PCI 13 формирует три сигнала состояния: «буфер пуст», «буфер заполнен наполовину», «буфер переполнен». Буферы БВВ PCI 11 и БВЫВ PCI 13 выполнены на основе статического синхронного двухпортового оперативного запоминающего устройства. Запись данных в БВЫВ PCI 13 и чтение данных из БВВ PCI 11 осуществляется по шине системного магистрального интерфейса ЦСП 8 64-разрядными словами с частотой 100 МГц, запись данных в БВВ PCI 11 и чтение из БВЫВ PCI 13 по шине системного магистрального интерфейса CompactPCI 14, - 32-разрядными словами с частотой 33 МГц.

Устройство сопряжения магистральных интерфейсов (УСМИ) 12 осуществляет обмен данными в режимах «мост» и «хост».

В режиме «мост» устройство сопряжения магистральных интерфейсов 12 выполняет обмен данными между устройствами, соединенными с шиной системного магистрального интерфейса ЦСП 8, и устройствами, соединенными с шиной системного магистрального интерфейса CompactPCI 14 одним из двух способов:

- в режиме ведомого устройства, под управлением программы, выполняемой модулем управляющего процессора вычислительного комплекса с одним из ЦСП 7 МОС;

- ведущим устройством в режиме прямого доступа к памяти устройств, соединенных с шиной системного магистрального интерфейса CompactPCI 14, и устройств, соединенных с шиной системного магистрального интерфейса ЦСП 8.

Максимальная пропускная способность шины системного магистрального интерфейса CompactPCI 14 (32-разрядная параллельная шина PCI с частотой тактирования 33 МГц) составляет 132 Мб/с, и максимальная пропускная способность шины системного магистрального интерфейса ЦСП 8 (64-разрядная параллельная шина с частотой тактирования 100 МГц) - 800 Мб/с. Пропускная способность устройства сопряжения магистральных интерфейсов 12 в режиме «мост», при обмене данными через буфер БВВ PCI 11 или буфер БВЫВ PCI 13, равна наименьшей из пропускных способностей задействованных шин - шины системного магистрального интерфейса CompactPCI 14.

В режиме «хост» устройство сопряжения магистральных интерфейсов 12 осуществляет обмен данными по инициативе внешнего модуля управляющего процессора с захватом шины системного магистрального интерфейса ЦСП 8. Обмен начинается с операции пересылки данных по шине системного магистрального интерфейса CompactPCI 14, в устройство сопряжения магистральных интерфейсов 12 передается адрес регистра или ячейки памяти на шине системного магистрального интерфейса ЦСП 8, для операции вывода данных на МОС передаются также выводимые данные. Затем устройство сопряжения магистральных интерфейсов 12 инициирует соответствующую операцию ввода или вывода на шине системного магистрального интерфейса ЦСП 8. После завершения операции пересылки на шине системного магистрального интерфейса ЦСП 8 устройство сопряжения магистральных интерфейсов 12 выполняет для операции ввода данных цикл пересылки данных модуля управляющего процессора, и затем завершает пересылку данных для операций ввода или вывода данных по шине системного магистрального интерфейса CompactPCI 14.

В режиме «хост» устройство сопряжения магистральных интерфейсов 12 обеспечивает модулю управляющего процессора доступ к устройствам, отображаемым на адресное пространство шины системного магистрального интерфейса ЦСП 8, - ППЗУ 9 и ОЗУ 10, в том числе к внутренним регистрам и внутренней памяти ЦСП 7. Данный режим обеспечивает возможность тестирования модулем управляющего процессора устройств, массивов данных и кода программы в памяти ЦСП 7 и, при необходимости, перезаписи кода программы, а также для удаленной отладки программ ЦСП 7 со стороны модуля управляющего процессора.

Шина системного магистрального интерфейса CompactPCI (CPCI) 14 является системным магистральным параллельным интерфейсом CompactPCI (CompactPCI Specification PICMG 2.0 D3.0 September 24, 1999). Интерфейс Compact PCI MOC имеет тактовую частоту 33 МГц и 32-разрядную шину данных, что обеспечивает пиковую производительность передачи данных в 132 Мбайт/с.

Интерфейс CompactPCI использует механический конструктив для промышленных магистрально-модульных систем с возможностью подключения до восьми модулей на основе плат формата 3U «Евромеханика» и обеспечивает включение в состав вычислительного комплекса до четырех МОС под управлением модуля управляющего процессора и сопряжение МОС с другими модулями, такими как модуль графического контроллера.

Предлагаемое устройство цифровой обработки сигналов выполнено на основе микросхемы ADSP-TS101 фирмы Analog Devises, содержащей два вычислительных ядра, каждое из которых включает умножитель, арифметико-логическое устройство и устройство сдвига, а также включающей память программ, память данных, устройства ввода-вывода, внутренние шины адреса и данных (Солонина А.И., Улахович Д.А., Яковлев Л.А. Алгоритмы и процессоры цифровой обработки сигналов. - СПб.: БХВ-Петербург, 2001, с.60, рис.2.4. Оба вычислительных ядра, как правило, выполняют одну программную функцию одновременно. ADSP-TS101 поддерживает обработку данных в форматах с фиксированной или плавающей точкой. С цифровым сигнальным процессором поставляется стандартная библиотека программных функций по обработке сигналов, изображений, коммуникационных функций. Кроме того, возможна разработка собственных программных функций с использованием системы команд ЦСП. Микросхема ADSP-TS101 имеет одну параллельную мультиплексную шину ввода-вывода данных и управления (шину кластера ЦСП) и поддерживает подключение к данной шине группы, включающей до восьми ЦСП, образующих мультипроцессорную систему.

Использование серийно выпускаемых микросхем цифровой обработки сигналов с заданными характеристиками производительности сводит задачу повышения производительности программируемых устройств цифровой обработки сигналов к созданию многопроцессорных вычислительных устройств с распределением и параллельной обработкой входного потока данных оцифрованного сигнала несколькими микросхемами ЦСП.

Многопроцессорное устройство цифровой обработки сигналов работает следующим образом.

При запуске программы модуля управляющего процессора выполняется начальная установка всех устройств вычислительного комплекса и инициируется программа текущего режима обработки радиолокационного сигнала. Модуль управляющего процессора по шине системного магистрального интерфейса CompactPCI 14 загружает в оперативное запоминающее устройство 10 код программы или устанавливает параметры программы, хранящейся в перепрограммируемом постоянном запоминающем устройстве 9, многопроцессорного устройства цифровой обработки сигналов.

Поступающие с внешнего устройства синхронизации тактовые импульсы ТИ (не показанные на чертеже), период следования которых соответствует неизменному положению антенны радиолокационной станции (РЛС), задают момент начала и время накопления радиолокационной информации.

С модуля аналого-цифрового преобразователя по высокоскоростному последовательному интерфейсу LVDS по каналам ввода данных LVDS на МОС поступает последовательность блоков данных, представляющих массив 32-разрядных комплексных значений элементов дальности в текущем периоде импульса запуска передатчика (ИЗП) РЛС. Число блоков данных, соответствующих периоду ИЗП, за период следования импульсов ТИ задает число накоплений значений сигнала для каждого элемента дальности.

Данные, поступающие с канала ввода данных LVDS, записываются устройством управления вводом данных с канала LVDS 3 в буфер ввода данных, поступающих по каналу LVDS 2. Если поступающие данные могут быть размещены во внутренней памяти ЦСП 7, то данные пересылаются непосредственно в память данных ЦСП 7. Если объем поступающих данных превышает объем памяти данных отдельного ЦСП 7, то данные пересылаются в оперативное запоминающее устройство 10, где накапливаются в течение текущего периода импульса ТИ, а в следующем периоде импульса ТИ пересылаются под управлением ЦСП 7 в их внутреннюю память для обработки. Арбитраж шины системного магистрального интерфейса ЦСП 8 осуществляется таким образом, что устройства управления вводом данных с каналов LVDS 3 и несколько ЦСП 7 получают доступ к оперативному запоминающему устройству 10 в одном периоде импульса ТИ с разделением времени.

При распределенной обработке сигнала несколькими устройствами МОС данные, поступающие на МОС с канала ввода данных LVDS, ретранслируются на канал вывода данных LVDS. При этом данные части элементов дальности, обрабатываемых данным МОС, передаются на другой МОС, выполняющий обработку данных всех элементов дальности, по другому (неиспользуемому для ретрансляции данных) каналу вывода данных LVDS данного МОС.

Возможен также ввод в МОС данных по двум каналам ввода данных LVDS от нескольких (до четырех) приемных каналов или резервирование одного из каналов ввода данных LVDS.

Цифровые сигнальные процессоры 7 МОС осуществляют цифровую обработку данных в соответствии с программой обработки сигнала. ЦСП 7 могут выполнять следующие функции обработки принимаемого сигнала: накопление значений элементов дальности в течение нескольких периодов ИЗП, соответствующих периоду импульса ТИ, преобразование сигнала из временной в частотную форму представления и обратное преобразование, фильтрацию сигнала в частотной и временной областях, формирование пороговых значений сигнала и выделение целей на фоне помех.

После завершения обработки сигнала за текущий период ТИ многопроцессорное устройство цифровой обработки сигналов выдает обработанные данные одним из следующих способов.

При распределенной обработке данных сигнала несколькими устройствами МОС выполняющий обработку отдельных каналов дальности МОС выдает под управлением одного из ЦСП 7 данные через устройство управления выводом данных на канал LVDS 4 на канал вывода данных LVDS. Далее данные пересылаются по каналу интерфейса LVDS на вход LVDS другого МОС, выполняющего обработку всех элементов дальности.

В случае обработки данных МОС всех элементов дальности данные пересылаются через устройство сопряжения магистральных интерфейсов 12 по шине системного магистрального интерфейса CompactPCI 14 в память модуля управляющего процессора.

Устройство МОС может также обрабатывать данные за несколько периодов тактовых импульсов ТИ с формированием радиолокационного изображения в координатах азимут-дальность, преобразованием его в сектор видеоизображения и выдачей данных видеоизображения из оперативного запоминающего устройства 10 под управлением устройства сопряжения магистральных интерфейсов 12 в режиме прямого доступа к памяти (без участия модуля управляющего процессора) по шине системного магистрального интерфейса CompactPCI 14 в видеопамять модуля графического контроллера.

Расширение функциональных возможностей многопроцессорного устройства цифровой обработки сигналов достигается использованием высокоскоростного последовательного интерфейса LVDS для ввода данных оцифрованных сигналов от нескольких (до четырех) приемных каналов, наличием в МОС двух каналов ввода данных LVDS и двух каналов вывода данных LVDS с возможностью резервирования одного из каналов ввода и вывода LVDS, распределенной обработкой данных принимаемого сигнала несколькими ЦСП 7 МОС, возможностью загрузки в каждый ЦСП 7 МОС собственной программы и одновременного выполнения различных программных функций, включая быстрое преобразование Фурье, оптимальную фильтрацию сигнала и обработку изображений; возможностью использования в составе вычислительного комплекса нескольких устройств МОС, объединенных шиной системного магистрального интерфейса CompactPCI 14, управляемых модулем центрального процессора вычислительного комплекса и соединенных каналами ввода и вывода данных LVDS для ретрансляции данных принимаемого сигнала или передачи результатов промежуточных вычислений от одного МОС к другому.

Повышение производительности многопроцессорного устройства цифровой обработки сигналов обеспечивается вводом данных принимаемого сигнала по высокоскоростному последовательному интерфейсу LVDS, распределением потока данных принимаемого сигнала между несколькими ЦСП 7 МОС, при выполнении ЦСП 7 единой программы обработки сигнала, возможностью распределенного выполнения обработки принимаемого сигнала несколькими устройствами МОС в вычислительном комплексе РЛС.

Изобретение относится к вычислительной технике и предназначено для цифровой обработки сигналов. Техническим результатом является расширение функциональных возможностей и повышение производительности устройства. Устройство содержит четыре цифровых сигнальных процессора, перепрограммируемое постоянное запоминающее устройство, оперативное запоминающее устройство, коммутатор входных каналов LVDS, коммутатор выходных каналов LVDS, два устройства управления вводом канала LVDS, два устройства управления выводом канала LVDS, буферы ввода данных, поступающих по каналам LVDS, буферы вывода данных, поступающих на каналы LVDS, устройство сопряжения магистральных интерфейсов, буфер ввода данных, поступающих с шины интерфейса CompactPCI, буфер вывода данных, поступающих на шину интерфейса CompactPCI. 1 ил.

Многопроцессорное устройство цифровой обработки сигналов (МОС), содержащее четыре цифровых сигнальных процессора (ЦСП), перепрограммируемое постоянное запоминающее устройство (ППЗУ), оперативное запоминающее устройство (ОЗУ), входы-выходы которых соединены с шиной системного магистрального интерфейса цифрового сигнального процессора (ЦСП), отличающееся тем, что дополнительно содержит коммутатор входных данных, предназначенный для коммутации данных, поступающих с входных каналов LVDS, коммутатор выходных данных, предназначенный для коммутации данных, поступающих на выходные каналы LVDS, два устройства управления вводом данных с каналов LVDS, два устройства управления выводом данных на каналы LVDS, буферы ввода данных, поступающих по каналам LVDS, буферы вывода данных, поступающих на каналы LVDS, устройство сопряжения магистральных интерфейсов, предназначенное для обмена данными между ЦСП, ППЗУ и ОЗУ, подключенными к шине системного магистрального интерфейса ЦСП и устройствами, подключенными к шине интерфейса CompactPCI, буфер ввода данных, поступающих с шины интерфейса CompactPCI и буфер вывода данных, поступающих на шину интерфейса CompactPCI, при этом коммутатор входных данных и коммутатор выходных данных имеют два канала ввода LVDS и два канала вывода LVDS, выполненных с возможностью резервирования одного канала ввода LVDS и одного канала вывода LVDS, первый выход коммутатора входных данных соединен с первым входом коммутатора выходных данных, второй выход коммутатора входных данных соединен с входом одного буфера ввода данных, поступающих по каналам LVDS, третий выход коммутатора входных данных соединен с входом другого буфера ввода данных, поступающих по каналам LVDS, первый вход-выход коммутатора входных данных соединен со вторым входом-выходом устройства управления вводом данных одного канала LVDS, второй вход-выход коммутатора входных данных соединен со вторым входом-выходом устройства управления вводом данных другого канала LVDS, выход одного буфера вывода данных, поступающих на каналы LVDS, соединен со вторым входом коммутатора выходных данных, выход другого буфера вывода данных, поступающих на каналы LVDS, соединен с третьим входом коммутатора выходных данных, второй вход-выход устройства управления выводом данных одного канала LVDS соединен с первым входом-выходом коммутатора выходных данных, второй вход-выход устройства управления выводом данных другого канала LVDS соединен со вторым входом-выходом коммутатора выходных данных, первый выход коммутатора выходных данных является выходом первого канала LVDS, и второй выход коммутатора выходных данных является выходом второго канала LVDS, выход одного буфера ввода данных, поступающих по каналам LVDS, соединен со входом устройства управления вводом данных одного канала LVDS, выход другого буфера ввода данных, поступающих по каналам LVDS, соединен со входом устройства управления вводом данных другого канала LVDS, выход устройства управления выводом данных одного канала LVDS соединен со входом одного буфера вывода данных, поступающих на каналы LVDS, выход устройства управления выводом данных другого канала LVDS соединен со входом другого буфера вывода данных, поступающих на каналы LVDS, первые входы-выходы устройств управления вводом данных обоих каналов LVDS, устройств управления выводом данных обоих каналов LVDS и устройства сопряжения магистральных интерфейсов соединены с шиной системного магистрального интерфейса ЦСП, выход буфера ввода данных, поступающих с шины интерфейса CompactPCI, соединен с первым входом устройства сопряжения магистральных интерфейсов, первый выход устройства сопряжения магистральных интерфейсов соединен со входом указанного буфера ввода данных, второй выход устройства сопряжения магистральных интерфейсов соединен со входом буфера вывода данных, поступающих на шину интерфейса CompactPCI, выход которого соединен со вторым входом устройства сопряжения магистральных интерфейсов, второй вход-выход устройства сопряжения магистральных интерфейсов является входом-выходом шины системного магистрального интерфейса CompactPCI.