УСТРОЙСТВО ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ Российский патент 2010 года по МПК G06F15/16 

Изобретение относится к области вычислительной техники и может быть использовано для программной цифровой обработки сигналов в системах радиолокации, гидроакустики и связи.

Из уровня техники известно вычислительное устройство для цифровой обработки сигналов, реализующее функцию быстрого преобразования Фурье (авторское свидетельство СССР №1295414, МПК G06F 15/332, опубликовано 07.03.1987, бюл. №9). Вычислительное устройство содержит вход управления режимом, блок синхронизации, регистры входных данных, коммутаторы операндов, умножитель, сумматор-вычитатель, выходные коммутаторы и регистры результата.

Недостатком вычислительного устройства является аппаратная реализация только одной функции обработки сигнала.

Известен также программируемый процессор спектральной обработки сигналов (авторское свидетельство СССР №744603, МПК G06F 15/34, опубликовано 30.06.1980, бюл. №24). Программируемый процессор спектральной обработки сигналов содержит первый и второй блоки регистров, сумматор, блок умножения, блок управления, блок синхронизации, коммутатор, блоки оперативной памяти, блок памяти констант и программ, индексный блок адресации, блок сопряжения внутренних и внешних шин, входы и выходы данных, входы и выходы управления.

Программируемый процессор спектральной обработки сигналов позволяет реализовать различные алгоритмы вычислений спектральных функций, включая быстрое преобразование Фурье (БПФ), однако имеет сравнительно низкое быстродействие, так как операции алгоритма выполняются процессором последовательно в одном потоке обработки.

Наиболее близким к заявляемому техническому решению является процессор цифровой обработки сигналов (авторское свидетельство СССР №1837320, МПК G06F 15/332, опубликовано 30.08.1993, бюл. №32), выбранный в качестве прототипа. Процессор цифровой обработки сигналов имеет вход обрабатываемого сигнала, вход синхронизации, содержит устройство управления и несколько вычислительных блоков. Каждый вычислительный блок содержит восемь регистров входных отсчетов, коммутатор, блок формирования весовых коэффициентов, два умножителя, два вычислительных модуля и выполняет базовую операцию над отсчетами А и В входного сигнала.

Данный процессор цифровой обработки сигналов имеет сравнительно невысокое быстродействие, ограниченное разбиением потока оцифрованных значений входного сигнала только на два параллельно обрабатываемых потока. Функциональные возможности процессора цифровой обработки сигналов ограничены выполнением несколькими, имеющимися в процессоре вычислительными блоками только одной программной функции одновременно.

Таким образом, известные программируемые цифровые процессоры не обладают необходимыми характеристиками по обработке сигналов.

Техническим результатом предлагаемого изобретения является расширение функциональных возможностей и повышение производительности устройства цифровой обработки сигналов.

Технический результат достигается тем, что устройство цифровой обработки сигналов содержит, по крайней мере, два вычислительных устройства, а также устройство управления вводом данных, по крайней мере, один буфер обмена вычислительных устройств, устройство управления буфером обмена PCI, контроллер HOST интерфейса и контроллер PCI, при этом каждое вычислительное устройство содержит цифровой сигнальный процессор, перепрограммируемое постоянное запоминающее устройство, оперативное запоминающее устройство, буфер ввода данных и буфер обмена PCI, первый вход-выход цифрового сигнального процессора, входы-выходы перепрограммируемого постоянного запоминающего устройства, оперативного запоминающего устройства, буфера ввода данных и первый вход-выход буфера обмена PCI соединены с шиной системного магистрального интерфейса вычислительного устройства, шина ввода данных устройства цифровой обработки сигналов соединена с входом устройства управления вводом данных, выход устройства управления вводом данных посредством выходной шины устройства управления вводом данных соединен с входом буфера ввода данных каждого вычислительного устройства, первый вход-выход устройства управления вводом данных соединен с шиной системного магистрального интерфейса одного вычислительного устройства, и второй вход-выход устройства управления вводом данных соединен с шиной системного магистрального интерфейса другого вычислительного устройства, первый вход-выход буфера обмена вычислительных устройств соединен с шиной системного магистрального интерфейса одного вычислительного устройства, второй вход-выход буфера обмена вычислительных устройств соединен с шиной системного магистрального интерфейса другого вычислительного устройства, вторые входы-выходы буферов обмена PCI каждого вычислительного устройства соединены с первым входом-выходом устройства управления буфером обмена PCI, второй вход-выход устройства управления буфером обмена PCI соединен с первым входом-выходом контроллера PCI, вторые входы-выходы цифровых сигнальных процессоров каждого вычислительного устройства соединены с первым входом-выходом контроллера HOST интерфейса, второй вход-выход контроллера HOST интерфейса соединен с первым входом-выходом контроллера PCI, и второй вход-выход контроллера PCI является входом-выходом шины системного магистрального интерфейса CompactPCI.

Устройство цифровой обработки сигналов предназначено для обработки радиолокационных сигналов в составе вычислительного комплекса, включающего один или несколько модулей устройства цифровой обработки сигналов, модуль управляющего процессора, являющийся универсальным процессором обработки данных, модуль ввода данных с аналого-цифрового преобразователя и модуль графического контроллера, обеспечивающий управление отображением информации на видеомониторе.

Структурная схема устройства цифровой обработки сигналов представлена на чертеже, где

1 - шина ввода данных;

2 - устройство управления вводом данных (УВВД);

3 - выходная шина устройства управления вводом данных;

4 - вычислительные устройства (ВУ-1, ВУ-2);

4-1 - перепрограммируемое постоянное запоминающее устройство (ППЗУ);

4-2 - буфер ввода данных ВУ (БВВД);

4-3 - шина системного магистрального интерфейса ВУ;

4-4 - оперативное запоминающее устройство ВУ (ОЗУ);

4-5 - цифровой сигнальный процессор ВУ (ЦСП);

4-6 - буфер обмена PCI ВУ (БО PCI);

5 - буфер обмена вычислительных устройств (БО ВУ);

6 - шина буфера обмена PCI;

7 - шина HOST интерфейса;

8 - устройство управления буфером обмена PCI (УУБО PCI);

9 - контроллер HOST интерфейса (КХИ);

10 - шина контроллера PCI;

11 - контроллер PCI (KPCI);

12 - шина системного магистрального интерфейса CompactPCI (CPCI).

Устройство цифровой обработки сигналов содержит устройство управления вводом данных (УВВД) 2, на вход которого поступают оцифрованные данные обрабатываемого сигнала с шины ввода данных 1, по крайней мере, два вычислительных устройства (ВУ-1 и ВУ-2) 4, выходную шину устройства управления вводом данных 3, по которой данные поступают на вход вычислительных устройств (ВУ-1 и ВУ-2) 4, буфер обмена вычислительных устройств (БО ВУ) 5, шину буфера обмена PCI 6, шину HOST интерфейса 7, устройство управления буфером обмена PCI вычислительных устройств (УУБО PCI) 8, контроллер HOST интерфейса 9, шину контроллера PCI 10 и контроллер PCI (KPCI) 11, обеспечивающий сопряжение с шиной системного магистрального интерфейса CompactPCI (CPCI) 12.

Вычислительное устройство (ВУ-1, ВУ-2) 4 содержит перепрограммируемое постоянное запоминающее устройство (ППЗУ) 4-1, буфер ввода данных (БВВД) 4-2, оперативное запоминающее устройство (ОЗУ) 4-4, цифровой сигнальный процессор (ЦСП) 4-5 и буфер обмена PCI (БО PCI) 4-6, соединенные шиной системного магистрального интерфейса 4-3.

Шина ввода данных 1 является параллельным однонаправленным синхронным интерфейсом, осуществляющим соединение от одного передатчика к одному или нескольким приемникам информации. Шина включает линию сигнала тактирования данных, 32 линии данных и линию синхронизации начала передачи блока данных.

Шина ввода данных 1 используется для ввода в устройство обработки сигналов данных оцифрованного сигнала с внешнего устройства аналого-цифрового преобразования и обеспечивает ввод до 30 миллионов 32-разрядных значений оцифрованного сигнала в секунду.

Устройство управления вводом данных (УВВД) 2 обеспечивает прием данных с шины ввода данных 1 и запись принятых данных в буферы ввода данных 4-2 вычислительных устройств (ВУ-1 и ВУ-2) 4.

Данные на вход устройства управления вводом данных 2 поступают с шины ввода данных 1, выход УВВД 2 посредством выходной шины устройства управления вводом данных 3 соединен с входом буфера ввода данных 4-2 вычислительных устройств (ВУ-1 и ВУ-2) 4.

Управление режимом ввода данных УВВД 2 осуществляет цифровой сигнальный процессор 4-5 одного из вычислительных устройств (ВУ-1 или ВУ-2) 4 по шине системного магистрального интерфейса ВУ 4-3, соединенной с входом-выходом 1 УВВД 2. Возможно управление устройством управления вводом данных 2 со стороны другого вычислительного устройства, по шине системного магистрального интерфейса 4-3, соединенной с входом-выходом 2 УВВД 2, что является дополнительным каналом управления и может использоваться для резервирования канала управления УВВД 2.

УВВД 2, в зависимости от режима ввода, осуществляет распределение входного потока данных между буферами ввода данных БВВД 4-2 вычислительных устройств (ВУ-1 и ВУ-2) 4 одним из способов:

- данные потока вводятся в буфер ввода 4-2 одного вычислительного устройства (ВУ-1 или ВУ-2) 4;

- данные потока вводятся одновременно в буферы ввода 4-2 обоих вычислительных устройств (ВУ-1 и ВУ-2) 4;

- данные потока разделяются между вычислительными устройствами (ВУ-1 и ВУ-2) 4, одна часть данных входного потока вводится в БВВД 4-2 одного (ВУ-1) 4, другая часть данных вводится в БВВД 4-2 другого (ВУ-2) 4.

Для управления пересылкой данных УВВД 2 формирует сигналы состояния буферов ввода данных 4-2 вычислительных устройств (ВУ-1 и ВУ-2) 4: «буфер пуст», «заполнен первый банк буфера», «заполнен второй банк буфера», «буфер переполнен», и сигналы прерывания для ЦСП 4-5, передаваемые по линиям шин системного магистрального интерфейса 4-3 вычислительных устройств (ВУ-1 и ВУ-2) 4.

Буфер ввода данных (БВВД) 4-2 вычислительного устройства 4 предназначен для буферизации вводимых данных обрабатываемого сигнала. Данные на вход буфера ввода данных поступают с выхода устройства управления вводом данных 2. Запись данных в БВВД осуществляется 32-разрядными словами с частотой до 30 МГц. Чтение цифровым сигнальным процессором 4-5 данных с выхода буфера ввода данных 4-2 выполняется по шине системного магистрального интерфейса 4-3 32-разрядными словами с частотой 60 МГц.

Буфер ввода данных 4-2 представляет собой двухпортовое оперативное запоминающее устройство с двумя переключаемыми банками памяти. Размер буфера ввода данных определяется из условия накопления в каждом из двух банков памяти буфера данных, поступающих за период времени, соответствующий неизменному положению антенны радиолокационной станции (РЛС). Например, при представлении элемента дальности 32-разрядным значением, максимальном числе элементов дальности в периоде импульса запуска передатчика РЛС, равном 1024, и числе периодов импульса запуска передатчика за время неизменного положения антенны РЛС, равном 256, размер двухбанкового буфера ввода данных составляет:

2×32×1024×256=16 Мбит или 2 Мбайт.

При разделении потока входных данных между несколькими вычислительными устройствами 4, размер буфера ввода данных каждого вычислительного устройства 4 может быть уменьшен в соответствующее число раз.

Цифровой сигнальный процессор (ЦСП) 4-5 вычислительного устройства 4 является микросхемой типа TMS320C6701 фирмы Texas Instruments (TMS320C6701 FLOATING-POINT DIGITAL SIGNAL PROCESSOR, SPRS067E - May 1998 - Revised May 2000, Texas Instruments Inc., 2000). Микросхема ЦСП TMS320C6701, при частоте синхронизации вычислительных устройств ядра ЦСП 120 МГц, имеет максимальную производительность для операций с данными в формате с фиксированной точкой - 960 MIPS (миллионов операций в секунду), и для операций с данными в формате с плавающей точкой - 720 MFLOPS (миллионов операций с плавающей запятой в секунду). Объем внутренней памяти ОЗУ микросхемы TMS320C6701, используемой для хранения кода программ, составляет 64 Мбайт и для хранения обрабатываемых данных - 64 Мбайт. TMS320C6701 имеет два внешних порта: 32-разрядную параллельную шипу External Memory Interface (EMIF) и 16-разрядную параллельную шину Host Port Interface (HPI).

Шина системного магистрального интерфейса ВУ 4-3 является специализированным системным магистральным параллельным интерфейсом External Memory Interface (EMIF), разработанным фирмой Texas Instruments для семейства микросхем ЦСП TMS C6000. Шина обеспечивает подключение синхронных статических и динамических устройств памяти и устройств ввода-вывода, а также медленных асинхронных устройств, и поддерживает программный обмен данными, обмен по сигналам прерывания ЦСП и обмен в режиме прямого доступа к памяти. Шина не поддерживает подключение нескольких ЦСП TMS320C6701 и возможности передачи управления шиной от одного ЦСП к другому, что исключает возможность построения на основе этой шины многопроцессорного вычислительного устройства.

Шина системного магистрального интерфейса ВУ 4-3 соединяет следующие устройства вычислительного устройства 4: цифровой сигнальный процессор 4-5, перепрограммируемое постоянное запоминающее устройство 4-1, оперативное запоминающее устройство 4-4, буфер ввода данных 4-2, буфер обмена PCI 4-6. К шине системного магистрального интерфейса ВУ 7-1 вычислительных устройств (ВУ-1 или ВУ-2) 4 подключены также устройство управления вводом данных 2 и буфер обмена вычислительных устройств 5, являющиеся общими для всех вычислительных устройств цифровой обработки сигналов.

Шина системного магистрального интерфейса ВУ 4-3 имеет тактовую частоту 60 МГц и 32-разрядную шину данных, что обеспечивает пиковую производительность передачи данных 240 Мбайт/с.

Перепрограммируемое постоянное запоминающее устройство (ППЗУ) 4-1 вычислительного устройства 4 предназначено для хранения программ ЦСП 4-5 и таблиц коэффициентов. ППЗУ выполнено на основе энергонезависимой FLASH-памяти с возможностью многократной записи информации при работе устройства цифровой обработки сигналов и ее хранения в выключенном состоянии.

При включении питания или по сигналу начальной установки устройства цифровой обработки сигналов программа переписывается из ППЗУ 4-1 во внутреннюю память программ микросхемы ЦСП 4-5. После завершения копирования ЦСП 4-5 запускает выполнение программы с начального адреса, заданного в коде загруженной программы.

Оперативное запоминающее устройство (ОЗУ) 4-4 вычислительного устройства 4 предназначено для временного хранения промежуточных данных и результатов вычислений программ ЦСП 4-5. ОЗУ 4-4 является энергозависимым запоминающим устройством с возможностью многократной записи и чтения информации при выполнении программы ЦСП 4-5.

Буфер обмена (БО PCI) 4-6 вычислительного устройства 4 предназначен для буферизации данных, пересылаемых между устройствами шины системного магистрального интерфейса CompactPCI 12 и устройствами шины системного магистрального интерфейса ВУ 4-3. Для обеспечения непрерывного потока данных буфер может иметь организацию двухпортового оперативного запоминающего устройства с двумя переключаемыми байками памяти или буфера FIFO (First Input First Output). Размер буфера обмена PCI 4-6 определяется из условия минимизации накладных расходов на пересылку данных по шине системного магистрального интерфейса 4-3 вычислительного устройства 4. Пересылка данных по шине системного магистрального интерфейса CompactPCI 12, имеющей меньшую тактовую частоту, менее критична по затратам времени. Шина системного магистрального интерфейса ВУ 4-3, для используемого типа ЦСП, требует 6 тактов для захвата управления шиной, 6 тактов, чтобы отдать управление шиной, 4 такта на пересылку первого и 1 такт на пересылку последующих элементов блока данных. При 5 процентах накладных расходов на передачу управления шиной системного магистрального интерфейса ВУ 4-3, относительно времени передачи непрерывного блока данных, при передаче 32 бит данных за один такт шины, размер буфера составляет не менее:

2×(6+6+4-1)×32/0,05=19200 бит или 2400 байт.

Буфер обмена PCI 4-6 выполнен на основе статического синхронного двухпортового оперативного запоминающего устройства. Запись и чтение данных по входу-выходу 1 буфера обмена PCI 4-6 осуществляется по шине системного магистрального интерфейса ВУ 4-3 32-разрядными словами с частотой 60 МГц, запись и чтение данных с входа-выхода 2 буфера обмена PCI 4-6 на шину системного магистрального интерфейса CompactPCI 18 32-разрядными словами с частотой 33 МГц.

Буфер обмена вычислительных устройств (БО ВУ) 5 есть общая (глобальная) область памяти вычислительных устройств, отображаемая на адресное пространство шины системного магистрального интерфейса ВУ 4-3 как локальная память каждого вычислительного устройства (ВУ-1 и ВУ-2) 4. Буфер обмена вычислительных устройств 5 реализует наиболее простой и быстрый способ обмена данными между вычислительными устройствами, с возможностью непосредственной записи и чтения ЦСП 4-5 каждого вычислительного устройства (ВУ-1 и ВУ-2) 4 данных в памяти буфера без дополнительных пересылок.

БО ВУ 5 выполнен на основе статического синхронного двухпортового оперативного запоминающего устройства. Объем памяти буфера обмена вычислительных устройств 5 должен быть не менее емкости буфера ввода данных 4-2 вычислительного устройства 4 для обеспечения обмена данными на этапе обработки сигнала без сжатия входных данных.

Шина буфера обмена PCI 6 обеспечивает соединение устройства управления буфером обмена PCI 6 с буферами обмена PCI 4-6 вычислительных устройств (ВУ-1 и ВУ-2) 4. Шина буфера обмена PCI 6 является синхронной параллельной двунаправленной мультиплексной шиной, по шине осуществляется запись и чтение 32-разрядных данных с частотой 33 МГц.

Шина HOST интерфейса 7 является асинхронной параллельной двунаправленной мультиплексной 16-разрядной шиной, и обеспечивает соединение контроллера HOST интерфейса 9 с цифровыми сигнальными процессорами 4-5 вычислительных устройств (ВУ-1 и ВУ-2) 4.

Устройство управления буфером обмена PCI (УУБО PCI) 8 предназначено для сопряжения контроллера PCI 11 с буферами обмена PCI 4-6 вычислительных устройств (ВУ-1 и ВУ-2) 4.

Для обеспечения пересылки данных под управлением контроллера PCI 11 устройство управления буфером обмена PCI 8 формирует для каждого буфера обмена PCI 4-6 (ВУ-1 и ВУ-2) 4 три сигнала состояния: «буфер пуст», «буфер заполнен наполовину», «буфер переполнен».

Контроллер HOST интерфейса (КХИ) 9 предназначен для сопряжения контроллера PCI 11 с HOST интерфейсом цифрового сигнального процессора 4-5 вычислительного устройства (ВУ-1 и ВУ-2) 4.

HOST интерфейс обеспечивает модулю управляющего (HOST) процессора вычислительного комплекса доступ к внутренним регистрам и внутренней памяти ЦСП 4-5, и устройствам, подключенным к шине системного магистрального интерфейса ВУ 4-3. HOST интерфейс используется для тестирования модулем управляющего процессора устройств, массивов данных и кода программы в памяти ЦСП 4-5 и, при необходимости, перезаписи кода программы, а также для удаленной отладки программ ЦСП 4-5 вычислительных устройств (ВУ-1 и ВУ-2) 4.

Шина контроллера PCI 10 обеспечивает связь контроллера PCI 11 с устройством управления буфером обмена PCI 8 и контроллером HOST интерфейса 9. Шина контроллера PCI 10 является параллельной шиной с раздельными линиями адреса и данных, осуществляющей обмен 32-разрядными данными.

Контроллер PCI (KPCI) 11 предназначен для управления обменом данными между устройствами шины системного магистрального интерфейса CompactPCI 12 и вычислительными устройствами (ВУ-1 и ВУ-2) 4 устройства цифровой обработки сигналов.

Контроллер PCI 11 поддерживает обмен данными по шине системного магистрального интерфейса CompactPCI 12 в двух режимах:

- в режиме ведомого устройства шины PCI, под управлением программы, выполняемой модулем управляющего процессора вычислительного комплекса;

- в режиме ведущего устройства или в режиме прямого доступа к памяти устройств на шине системного магистрального интерфейса CompactPCI 12.

В режиме ведомого устройства контроллер PCI 11 под управлением управляющего (HOST) процессора вычислительного комплекса обеспечивает запись и чтение данных в буферы обмена PCI 4-6, а также ввод-вывод данных по HOST интерфейсу в цифровой сигнальный процессор 4-5 вычислительных устройств (ВУ-1, ВУ-2) 4.

В режиме ведущего устройства контроллер PCI 11 осуществляет пересылку данных между буфером обмена PCI 4-6 вычислительного устройства 4 и памятью ведомого устройства на шине системного магистрального интерфейса CompactPCI 12, в режиме прямого доступа к памяти, без программного управления модуля управляющего процессора вычислительного комплекса.

Шина системного магистрального интерфейса CompactPCI (CPCI) 12 является системным магистральным параллельным интерфейсом CompactPCI (CompactPCI Specification PICMG 2.0 D3.0 September 24, 1999). Шина системного магистрального интерфейса Compact PCI 18 имеет тактовую частоту 33 МГц и 32-разрядную шину данных, что обеспечивает пиковую производительность передачи данных в 132 Мбайт/с.

Интерфейс CompactPCI использует механический конструктив для промышленных магистрально-модульных систем с возможностью подключения до восьми модулей, что обеспечивает включение в состав вычислительного комплекса нескольких (до четырех) устройств цифровой обработки сигналов под управлением модуля управляющего процессора и сопряжение устройств цифровой обработки сигналов с другими модулями, такими как устройства ввода оцифрованного сигнала и модулем графического контроллера.

Предлагаемое устройство цифровой обработки сигналов выполнено на основе микросхемы TMS320C6701 фирмы Texas Instruments, содержащей два вычислительных ядра, каждое из которых включает умножитель, арифметико-логическое устройство и устройство сдвига, а также включающей память программ, память данных, устройства ввода-вывода, внутренние шины адреса и данных (Солонина А.И., Улахович Д.А., Яковлев Л.А. Алгоритмы и процессоры цифровой обработки сигналов. - СПб.: БХВ-Петербург, 2001, с.60, рис.2.4). Оба вычислительных ядра, как правило, выполняют одну программную функцию одновременно. TMS320C6701 поддерживает обработку данных в форматах с фиксированной или плавающей точкой. С цифровым сигнальным процессором поставляется стандартная библиотека программных функций по обработке сигналов и изображений. Кроме того, возможна разработка собственных программных функций с использованием системы команд ЦСП. Микросхема TMS320C6701 имеет две параллельные мультиплексных шины: 16-разрядную шину управления Host-Port Interface (HPI), и 32-разрядную шину ввода-вывода данных External Memory Interface (EMIF). Ни одна из шин TMS320C6701, HPI или EMIF не поддерживает подключение к данной шине нескольких ЦСП с возможностью передачи управления шиной от одного ЦСП к другому.

Использование серийно выпускаемых микросхем цифровой обработки сигналов с заданными характеристиками производительности сводит задачу повышения производительности программируемых устройств цифровой обработки сигналов к созданию многопроцессорного вычислительного устройства с распределением и параллельной обработкой входного потока данных оцифрованного сигнала несколькими микросхемами ЦСП.

Устройство цифровой обработки сигналов работает следующим образом. При запуске программы модуля управляющего процессора выполняется начальная установка всех устройств вычислительного комплекса и инициируется программа текущего режима обработки радиолокационного сигнала. Модуль управляющего процессора по шине системного магистрального интерфейса CompactPCI 12 посредством контроллера HOST интерфейса 9 загружает во внутреннюю память программ цифрового сигнального процессора 4-5 каждого вычислительного устройства (ВУ-1 и ВУ-2) 4 код программы, или устанавливает параметры для программ, хранящихся в перепрограммируемом постоянном запоминающем устройстве 4-1 вычислительных устройств (ВУ-1 и ВУ-2) 4.

Поступающие с внешнего устройства синхронизации тактовые импульсы ТИ (не показаны), период следования которых соответствует неизменному положению антенны радиолокационной станции (РЛС), задают момент начала и время накопления радиолокационной информации.

С модуля аналого-цифрового преобразователя по шине ввода данных 1 на вход устройства управления вводом данных 2 поступают блоки данных. Блок данных представляет массив 32-разрядных комплексных значений элементов дальности в текущем периоде импульса запуска передатчика (ИЗП) РЛС. Число блоков данных, соответствующих периоду ИЗП, за период следования тактовых импульсов (ТИ) задает число накоплений значений сигнала для каждого элемента дальности.

Данные, поступающие с шины ввода данных 1, записываются устройством управления вводом данных 2 в буферы ввода данных 4-2 вычислительных устройств (ВУ-1 и ВУ-2) 4. Данные накапливаются в буферах ввода данных 4-2 в течение текущего периода импульса ТИ, а в следующем периоде импульса ТИ пересылаются под управлением цифрового сигнального процессора 4-5 вычислительных устройств (ВУ-1 и ВУ-2) 4 в их внутреннюю память данных.

При распределенной обработке сигнала несколькими модулями устройств цифровой обработки сигналов в составе вычислительного комплекса данные по шине ввода данных 1 пересылаются параллельно на несколько устройств цифровой обработки сигналов.

Цифровые сигнальные процессоры 4-5 вычислительных устройств (ВУ-1 и ВУ-2) 4 осуществляют цифровую обработку данных в соответствии с программой обработки сигнала. ЦСП 4-5 выполняет следующие функции обработки сигнала: накопление значений элементов дальности в течение числа периодов ИЗП, соответствующих периоду импульса ТИ, преобразование сигнала из временной в частотную форму представления и обратное преобразование, фильтрацию сигнала в частотной и временной областях, формирование пороговых значений сигнала и выделение целей на фоне помех.

При необходимости объединения данных результатов обработки сигнала вычислительных устройств (ВУ-1 и ВУ-2) 4 данные пересылаются через буфер обмена вычислительных устройств 5. Использование буфера обмена вычислительных устройств 5 позволяет переслать данные между ЦСП 4-5 вычислительных устройств (ВУ-1 и ВУ-2) 4 с использованием одной операции записи и одной операции чтения памяти буфера.

После завершения обработки сигнала за текущий период ТИ, устройство цифровой обработки сигналов выдает обработанные данные одним из следующих способов.

При распределенной обработке данных сигнала несколькими модулями устройство цифровой обработки сигналов, выполняющее обработку отдельных каналов дальности, выдает по шине системного магистрального интерфейса CompactPCI 12 в режиме прямого доступа к памяти (без участия модуля управляющего процессора) данные из буфера обмена PCI 4-6 вычислительного устройства 4 в буфер обмена PCI 4-6 вычислительного устройства 4 другого устройства цифровой обработки сигналов, выполняющего обработку всех элементов дальности.

Устройство цифровой обработки сигналов, обрабатывающее все элементы дальности, пересылает результирующие данные через буфер обмена PCI 4-6 вычислительного устройства 4 по шине системного магистрального интерфейса CompactPCI 12 в память модуля управляющего процессора.

Устройство цифровой обработки сигналов может обрабатывать данные за несколько периодов тактового импульса ТИ, соответствующее числу значений азимута антенны РЛС, с формированием радиолокационного изображения в координатах азимут-дальность, преобразованием его в сектор видеоизображения и выдачей данных из буфера обмена PCI 4-6 вычислительного устройства 4 по шине системного магистрального интерфейса CompactPCI 12 в режиме прямого доступа к памяти в видеопамять модуля графического контроллера.

Расширение функциональных возможностей устройства цифровой обработки сигналов достигается использованием высокоскоростной параллельной мультиплексной шины ввода данных 1, обеспечивающей передачу данных к нескольким приемникам информации; распределением входного потока данных между буферами ввода данных 4-2 и параллельной обработкой данных принимаемого сигнала цифровыми сигнальными процессорами 4-5 нескольких вычислительных устройств 4, возможностью резервирования одного из вычислительных устройств 4; выполнением ЦСП 4-5 нескольких вычислительных устройств 4 устройства цифровой обработки сигналов различных программных функций одновременно, включая программируемые функции накопления, быстрого преобразования Фурье, оптимальной фильтрации сигнала и обработки изображений; возможностью использования в составе вычислительного комплекса нескольких модулей устройства цифровой обработки сигналов, соединенных шиной системного магистрального интерфейса CompactPCI 12, обеспечивающей передачу данных промежуточных вычислений от одного устройства цифровой обработки сигналов к другому, и передачу результатов вычислений на модуль центрального процессора и обработанных изображений на модуль графического контроллера вычислительного комплекса.

Повышение производительности устройства цифровой обработки сигналов обеспечивается вводом данных принимаемого сигнала по высокоскоростной параллельной мультиплексной шине ввода данных 1, распределением потока данных принимаемого сигнала между ЦСП 4-5 нескольких вычислительных устройств 4, обменом данными через общее пространство памяти буфера обмена вычислительных устройств 5, при выполнении ЦСП 4-5 единой программы обработки сигнала, возможностью распределенного выполнения обработки принимаемого сигнала несколькими модулями устройств цифровой обработки сигналов в вычислительном комплексе РЛС.

Изобретение относится к вычислительной технике и предназначено для программной цифровой обработки сигналов в системах радиолокации, гидроакустики и связи. Технический результат заключается в расширении функциональных возможностей и повышении производительности устройства цифровой обработки сигналов. Результат достигается тем, что устройство цифровой обработки сигналов включает, по крайней мере, два вычислительных устройства. Каждое вычислительное устройство содержит цифровой сигнальный процессор, перепрограммируемое постоянное запоминающее устройство, оперативное запоминающее устройство, буфер ввода данных и буфер обмена с шиной PCI, соединенные шиной системного магистрального интерфейса вычислительного устройства. Кроме того, устройство цифровой обработки сигналов содержит устройство управления вводом данных, на вход которого поступают оцифрованные данные обрабатываемого сигнала с шины ввода данных, буфер обмена вычислительных устройств, устройство управления буфером обмена PCI, контроллер HOST интерфейса и контроллер PCI, обеспечивающий сопряжение с шиной системного магистрального интерфейса CompactPCI. Устройство управления вводом данных распределяет поступающий поток данных оцифрованного сигнала между вычислительными устройствами, выполняющими параллельную обработку данных. Буфер обмена вычислительных устройств обеспечивает обмен данными через общее пространство памяти. Контроллер PCI обеспечивает внешнее управление устройством и вывод обработанных данных на другие модули целевого вычислительного комплекса. 1 ил.

Устройство цифровой обработки сигналов, содержащее, по крайней мере, два вычислительных устройства, отличающееся тем, что дополнительно содержит устройство управления вводом данных, по крайней мере, один буфер обмена вычислительных устройств, устройство управления буфером обмена PCI, контроллер HOST интерфейса и контроллер PCI, при этом каждое вычислительное устройство содержит цифровой сигнальный процессор, перепрограммируемое постоянное запоминающее устройство, оперативное запоминающее устройство, буфер ввода данных и буфер обмена PCI, первый вход-выход цифрового сигнального процессора, входы-выходы перепрограммируемого постоянного запоминающего устройства, оперативного запоминающего устройства, буфера ввода данных и первый вход-выход буфера обмена PCI соединены с шиной системного магистрального интерфейса вычислительного устройства, шина ввода данных устройства цифровой обработки сигналов соединена с входом устройства управления вводом данных, выход устройства управления вводом данных посредством выходной шины устройства управления вводом данных соединен с входом буфера ввода данных каждого вычислительного устройства, первый вход-выход устройства управления вводом данных соединен с шиной системного магистрального интерфейса одного вычислительного устройства, и второй вход-выход устройства управления вводом данных соединен с шиной системного магистрального интерфейса другого вычислительного устройства, первый вход-выход буфера обмена вычислительных устройств соединен с шиной системного магистрального интерфейса одного вычислительного устройства, второй вход-выход буфера обмена вычислительных устройств соединен с шиной системного магистрального интерфейса другого вычислительного устройства, вторые входы-выходы буферов обмена PCI каждого вычислительного устройства соединены с первым входом-выходом устройства управления буфером обмена PCI, второй вход-выход устройства управления буфером обмена PCI соединен с первым входом-выходом контроллера PCI, вторые входы-выходы цифровых сигнальных процессоров каждого вычислительного устройства соединены с первым входом-выходом контроллера HOST интерфейса, второй вход-выход контроллера HOST интерфейса соединен с первым входом-выходом контроллера PCI, и второй вход-выход контроллера PCI является входом-выходом шины системного магистрального интерфейса CompactPCI.