ФУНКЦИОНАЛЬНО-ПОЛНЫЙ ТОЛЕРАНТНЫЙ ЭЛЕМЕНТ Российский патент 2011 года по МПК H03K19/94 H03K19/03 

Область техники, к которой относится изобретение

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности.

Уровень техники

Известны логические элементы на КМДП транзисторах (авторское свидетельство СССР №1064470 А, МКИ Н03К 19/094 от 30.12.83; авторское свидетельство СССР №1064471 А, МКИ Н03К 19/094 от 30.12.83). В них используются КМДП транзисторы n- и р-типов. Недостатком элементов является большое количество транзисторов и вследствие этого низкая структурная надежность.

Наиболее близким техническим решением к предлагаемому является логический элемент на КМДП транзисторах (Букреев И.Н., Горячев В.И., Мансуров Б.М. Микроэлектронные схемы цифровых устройств. - 4-е изд., перераб. и доп. Москва: Техносфера, 2009. - 712 С., ил.2.26). Это устройство, принятое за прототип, содержит 8 КМДП транзисторов и реализует функцию четырех переменных. Данная схема построена на основе двухвходового элемента ИЛИ-НЕ, за счет применения дополнительных вентильных и блокирующих КМДП транзисторов и реализует логическую функцию .

Недостатком данной схемы является низкая вероятность сохранения функциональной полноты при отказах транзисторов. Данное обстоятельство создает трудности при использовании элемента для реализаций комбинационных устройств в неремонтируемой аппаратуре.

Раскрытие изобретения

Техническая задача заключается в повышении надежности элемента при отказах внешних входов и транзисторов за счет сохранения базисной функции.

Базисная функция в соответствие с теоремой Поста (Марченков С.С. Замкнутые классы булевых функций. - М.: ФИЗМАТЛИТ, 2000, с.18) позволяет реализовать путем суперпозиции любую функцию любого числа переменных.

Поставленная техническая задача достигается тем, что в состав функционально-полного толерантного элемента входят 8 КМДП транзисторов, истоки первого и третьего транзисторов с проводимостью n-типа подключены к шине питания, истоки шестого и восьмого транзисторов с проводимостью р-типа подключены к нулевой шине, на затворы первого и пятого транзисторов подается сигнал с первой входной шины, на затворы второго и седьмого транзисторов подается сигнал со второй входной шины, на затворы третьего и восьмого транзисторов подается сигнал с третьей входной шины, на затворы четвертого и шестого транзисторов подается сигнал с четвертой входной шины, сток первого транзистора с проводимостью n-типа подключен к истоку второго транзистора, сток третьего транзистора с проводимостью n-типа подключен к истоку четвертого транзистора, стоки второго и четвертого транзисторов с проводимостью n-типа и стоки пятого и седьмого транзисторов подключены к выходной шине, исток пятого транзистора с проводимостью р-типа подключен к стоку шестого транзистора с проводимостью р-типа, исток седьмого транзистора с проводимостью р-типа подключен к стоку восьмого транзистора с проводимостью р-типа, истоки пятого и седьмого транзисторов с проводимостью р-типа и стоки шестого и восьмого транзисторов с проводимостью р-типа соединены между собой, данное подключение транзисторов реализуют подключение шины питания к выходной шине в соответствии с выражением при равенстве логической единице выражения и подключение нулевой шины к выходной шине в соответствии с выражением (X₁∨X₂)(X₃∨X₄) в случае неравенства логической единице выражения .

При дискретном исполнении в качестве КМДП транзисторов с проводимостью n-типа могут использоваться КП301, IRF7304, а в качестве КМДП транзисторов с проводимостью р-типа КП302, IRF7311 или любые другие.

Элемент также может быть реализован в интегральном исполнении и использоваться в качестве универсального базиса для программируемых логических интегральных микросхем, так как существующие базисные элементы при отказах в матрице коммутаций и при отказах транзисторов не обладают способностью к сохранению базиса.

Описание чертежей

На фиг.1 приведена принципиальная схема заявляемого логического элемента.

Элемент построен на основе 8 КМДП транзисторов. Истоки транзисторов (1, 3) с проводимостью n-типа подключены к шине питания (11), истоки транзисторов (6, 8) с проводимостью р-типа подключены к нулевой шине (15), на затворы транзисторов (1, 5) подается сигнал с первой входной шины, на затворы транзисторов (2, 7) подается сигнал со второй входной шины, на затворы транзисторов (3, 8) подается сигнал с третьей входной шины, на затворы транзисторов (4, 6) подается сигнал с четвертой входной шины, сток транзистора (1) с проводимостью n-типа подключен к истоку транзистора (2), сток транзистора (3) с проводимостью n-типа подключен к истоку транзистора (4), стоки транзисторов (2, 4) с проводимостью n-типа и стоки транзисторов (5, 7) подключены к выходной шине (14), исток транзистора (5) с проводимостью р-типа подключен к стоку транзистора (6) с проводимостью р-типа, исток транзистора (7) с проводимостью р-типа подключен к стоку транзистора (8) с проводимостью р-типа, истоки транзисторов (5, 7) с проводимостью р-типа и стоки транзисторов (6, 8) с проводимостью р-типа соединены между собой.

На фиг.2 приведена временная диаграмма работы заявляемого элемента. Данная диаграмма отображает изменение состояния выходной шины (14) в зависимости от состояния входных сигналов (9, 10, 12, 13).

В интервале времени от 0 до t₀ все входные шины находятся в низком логическом уровне, это приводит к закрытию транзисторов (5-8) с проводимостью р-типа и открытию транзисторов (1-4) с проводимостью n-типа. Через две последовательные цепочки открытых транзисторов происходит подключение выходной шины (14) к шине питания (11), поэтому на выходе элемента высокий логический уровень.

В интервале времени от t₀ до t₁ значение первой входной шины (9) изменяется на высокий логический уровень. В этом случае транзисторы (6-8) с проводимостью р-типа будут по-прежнему закрыты, а транзистор (5) с проводимостью р-типа будет открыт. Также изменение значения напряжения на первой входной шине (9) приведет к закрытию транзистора (1) с проводимостью n-типа, в то время как остальные транзисторы с проводимостью n-типа (2-4) будут в открытом состоянии. Через последовательную цепочку открытых транзисторов с проводимостью n-типа (3, 4) происходит подключение выходной шины (14) к шине питания (11). На выходе по-прежнему высокий логический уровень.

В интервале времени от t₁ до t₂ значение первой входной шины (9) переключается в ноль, а вторая входная линия (10) переключается в единицу. В данном временном промежутке транзисторы (1, 3, 4) с проводимостью n-типа и транзистор (7) с проводимостью р-типа открыты, а транзисторы (2, 5, 6, 8) находятся в закрытом состоянии. Через последовательную цепочку открытых транзисторов (3, 4) происходит подключение выходной шины (14) к шине питания (11). На выходе сохраняется высокий логический уровень.

В интервале времени от t₂ до t₃ на первой паре входных линий (9, 10) устанавливается высокий логический уровень, на другой паре входов - низкий уровень. При данном наборе входных сигналов транзисторы (3, 4) с проводимостью n-типа и транзисторы (5, 7) с проводимостью р-типа открыты, а транзисторы (1, 2, 6, 8) находятся в закрытом состоянии. Через последовательную цепочку открытых транзисторов (3, 4) выходная шина (14) подключается к шине питания (11). На выходе - высокий логический уровень.

В интервале времени от t₃ до t₄ на третьей входной шине (12) высокий логический уровень, а на остальных входных линиях (9, 10, 13) низкий. В этом случае транзисторы (1, 2, 4, 8) находятся в открытом состоянии, а транзисторы (3, 5-7) находятся в закрытом состоянии. Через последовательную цепочку открытых транзисторов (1, 2) выходная шина (14) подключается к шине питания (11). На выходе - высокий логический уровень.

В интервале времени от t₄ до t₅ на первой (9) и третьей (12) входных шинах высокий логический уровень, а на остальных входных линиях (10, 13) низкий логический уровень. Тогда транзисторы (2, 4, 5, 8) находятся в открытом состоянии, а транзисторы (1, 3, 6, 7) находятся в закрытом состоянии. В этом случае через открытые транзисторы (5, 8) происходит подключение выходной шины (14) к нулевой шине (15), поэтому значение выходного сигнала изменяется на ноль.

В интервале времени от t₅ до t₆ на второй (10) и третьей (12) входных шинах высокий логический уровень, в то время как на остальных входных линиях (9, 13) низкий логический уровень. Это приводит к открытию транзисторов (1, 4, 7, 8) и закрытию транзисторов (2, 3, 5, 6). Через последовательную цепочку открытых транзисторов (7, 8) происходит подключение выходной шины (14) к нулевой шине (15), поэтому значение выходного сигнала остается равным нулю.

Во временном интервале от t₆ до t₇ на первых трех входных линиях (9, 10, 12) устанавливается высокий логический уровень, а на входе (13) низкий логический уровень. В этом случае транзисторы (4, 5, 7, 8) находятся в открытом состоянии, а транзисторы (1, 2, 3, 6) закрыты. Тогда через две пары открытых транзисторов (5, 8) и (7, 8) происходит подключение выхода (14) к нулевой шине (15). Отсюда следует, что на выходной шине по-прежнему низкий логический уровень.

Во временном интервале от t₇ до t₈ на первых трех входных линиях (9, 10, 12) устанавливается низкий логический уровень, а на входе (13) высокий логический уровень. В этом случае транзисторы (1, 2, 3, 6) находятся в открытом состоянии, а транзисторы (4, 5, 7, 8) закрыты. Поэтому через последовательную цепочку открытых транзисторов (1, 2) происходит подключение выхода (14) к шине питания (11) и на выходе установится высокий логический уровень.

Во временном интервале от t₈ до t₉ на первом (9) и четвертом (13) входе единицы, а на остальных (10, 12) нули. Тогда транзисторы (2, 3, 5, 6) находятся в открытом состоянии, а транзисторы (1, 4, 7, 8) закрыты. Через последовательную цепочку открытых транзисторов (5, 6) выходная шина (14) подключается к нулевой шине (15) и на выходе будет низкий логический уровень.

Во временном интервале от t₉ до t₁₀ на втором (10) и четвертом (13) входе единицы, а на остальных входных линиях (9, 12) нули. Поэтому транзисторы (1, 3, 5, 8) находятся в открытом состоянии, а транзисторы (2, 4, 6, 7) закрыты. Через открытые транзисторы (5, 8) выходная шина (14) подключается к нулевой шине (15) и на выходе остается низкий логический уровень.

Во временном интервале от t₁₀ до t₁₁ на первой (9), второй (10) и четвертой (13) входных шинах высокий логический уровень, а на третьем входе (12) низкий логический уровень. Тогда транзисторы (3, 5, 6, 7) находятся в открытом состоянии, а транзисторы (1, 2, 4, 8) закрыты. Через две открытые цепочки транзисторов (5, 6) и (6, 7) выходная шина (14) подключается к нулевой шине (15) и на выходе остается низкий логический уровень.

В интервале времени от t₁₁ до t₁₂ на первой паре входных линий (9, 10) находится низкий логический уровень, а на второй паре входных линий (12, 13) высокий логический уровень. Данный набор входных сигналов приведет к открытию транзисторов (1, 2, 6, 8) и закрытию транзисторов (3, 4, 5, 7). Через два открытых транзистора (1, 2) выходная шина (14) будет подключена к шине питания (11) и на выходе установится высокий логический уровень.

В интервале времени от t₁₂ до t₁₃ на первой (9), третьей (12) и четвертой (14) входных линиях высокий логический уровень, а на втором входе (10) низкий логический уровень. В этом случае транзисторы (2, 5, 6, 8) будут открыты, а транзисторы (1, 3, 4, 7) закрыты. Через две открытые цепочки транзисторов (5, 6) и (5, 8) выходная шина (14) подключается к нулевой шине (15) и на выход переключится в ноль.

В интервале времени от t₁₃ до t₁₄ на первой входной шине (9) будет низкий логический уровень, а на второй (10), третьей (12) и четвертой (14) входных шинах будет высокий логический уровень. Тогда транзисторы (1, 6-8) будут открыты, а транзисторы (2-5) закрыты. Через две открытые цепочки транзисторов (6, 7) и (7, 8) выходная шина (14) остается подключенной к нулевой шине (15) и на выходе по-прежнему остается низкий логический уровень.

В интервале времени от t₁₄ до t₁₅ на всех входных шинах (9, 10, 12, 13) будет высокий логический уровень. Поэтому транзисторы (5-8) с проводимостью р-типа будут открыты, а транзисторы (1-4) с проводимостью n-типа закрыты. Через открытые транзисторы (5-8) выходная шина (14) подключена к нулевой шине (15) и на выходе низкий логический уровень.

Осуществление изобретения

Устройство работает следующим образом. Две последовательные цепочки транзисторов (1, 2) и (3, 4) с проводимостью n-типа, включенные параллельно, реализуют путем дизъюнкции двух конъюнкций подключение источника питания на выход Z при равенстве логической единицы выражения , в случае неравенства логической единицы этих конъюнкций нижняя последовательно-параллельная цепь транзисторов (5-8) с проводимостью р-типа обеспечивает подключение нулевой шины на выход Z в соответствии с выражением (X₁∨X₂)(X₃∨X₄).

Покажем, что заявляемое устройство обеспечивает сохранение базиса при однократных константных отказах. Для этого рассчитаем вероятность сохранения базиса у ФПТ при однократных константных отказах транзисторов. Для КМДП транзисторов возможны два случая константных отказа - это константа единицы, которая эквивалентна пробою связи сток-исток или постоянно включенному затвору, и константа нуля, которая эквивалентна обрыву связи сток-исток или обрыву затвора. Таким образом, возможны 16 случаев отказов. Полная группа событий включает следующие реализации:

1. Пробой цепи сток-исток (или постоянно включенный затвор) первого транзистора.

2. Обрыв цепи сток-исток (или обрыв затвора) первого транзистора.

3. Пробой цепи сток-исток (или постоянно включенный затвор) второго транзистора.

4. Обрыв цепи сток-исток (или обрыв затвора) второго транзистора.

5. Пробой цепи сток-исток (или постоянно включенный затвор) третьего транзистора.

6. Обрыв цепи сток-исток (или обрыв затвора) третьего транзистора.

7. Пробой цепи сток-исток (или постоянно включенный затвор) четвертого транзистора.

8. Обрыв цепи сток-исток (или обрыв затвора) четвертого транзистора.

9. Пробой цепи сток-исток (или постоянно включенный затвор) пятого транзистора.

10. Обрыв цепи сток-исток (или обрыв затвора) пятого транзистора.

11. Пробой цепи сток-исток (или постоянно включенный затвор) шестого транзистора.

12. Обрыв цепи сток-исток (или обрыв затвора) шестого транзистора.

13. Обрыв цепи сток-исток (или обрыв затвора) седьмого транзистора.

14. Пробой цепи сток-исток (или постоянно включенный затвор) седьмого транзистора.

15. Обрыв цепи сток-исток (или обрыв затвора) восьмого транзистора.

16. Пробой цепи сток-исток (или постоянно включенный затвор) восьмого транзистора.

Произведем расчет сохранения базиса для ФПТ по фиг.1

Причем в данном случае необходимо рассматривать как функцию подключения к шине питания , так и функцию подключения к шине ноль вольт Z_=(X₁∨X₂)(X₃∨X₄).

1. Пробой цепи сток-исток (или постоянно включенный затвор) первого транзистора. В данном случае исток второго транзистора оказывается подключенным к шине питания, и базис будет иметь вид . Это базисная функция в смысле теоремы Поста. Таким образом, поскольку Z_-=(X₁∨X₂)(X₃∨X₄) не изменяется, для обеспечения ортогональности необходима Z_1-=X₂(X₃∨X₄). Для этого в подаваемых наборах X₁=0.

2. Обрыв цепи сток-исток (или обрыв затвора) первого транзистора.

Получаем базисную с точки зрения теоремы Поста функцию . Однако, поскольку Z_-=(X₁∨X₂)(X₃∨X₄) не изменяется, для обеспечения ортогональности (взаимной инверсности) с и необходима Z_2-=(X₃∨X₄). Для этого в подаваемых наборах X₁=1 или X₂=1.

3. Пробой цепи сток-исток (или постоянно включенный затвор) второго транзистора. Аналогично получаем базисную с точки зрения теоремы Поста функцию . Тогда Z_3-=X₁(X₃∨X₄).

4. Обрыв цепи сток-исток (или обрыв затвора) второго транзистора. В данном случае получим и Z_4-=(X₃∨X₄). Это базисная функция в смысле теоремы Поста.

5. Пробой цепи сток-исток (или постоянно включенный затвор) третьего транзистора. Аналогично получаем и Z_5-=(X₁∨X₂)X₄. Это базисная функция в смысле теоремы Поста.

6. Обрыв цепи сток-исток (или обрыв затвора) третьего транзистора. Получаем базисную функцию , a Z_6-=(X₁∨X₂). Это базисная функция в смысле теоремы Поста.

7. Пробой цепи сток-исток (или постоянно включенный затвор) четвертого транзистора. Аналогично получаем и Z_7-=(X₁∨X₂)X₃. Это базисная функция в смысле теоремы Поста.

8. Обрыв цепи сток-исток (или обрыв затвора) четвертого транзистора. Получаем базисную функцию , в то время как Z_8-=(X₁∨X₂). Это базисная функция в смысле теоремы Поста.

9. Пробой цепи сток-исток (или постоянно включенный затвор) пятого транзистора. Для пятого и последующих транзисторов отказы будут сказываться на функции подключения к шине ноль вольт. Поэтому получаем Z_9-=(X₃∨X₄), значит, надо использовать базис . Это базисная функция в смысле теоремы Поста.

10. Обрыв цепи сток-исток (или обрыв затвора) пятого транзистора. Получаем Z_10-=X₁(X₃∨X₄). Значит, надо использовать базис . Это базисная функция в смысле теоремы Поста.

11. Пробой цепи сток-исток (или постоянно включенный затвор) шестого транзистора. Получаем Z_11-=(X₁∨X₂), значит, базис . Это базисная функция в смысле теоремы Поста.

12. Обрыв цепи сток-исток (или обрыв затвора) шестого транзистора. Получаем Z_12-=(X₁∨X₂)X₃. Базис . Это базисная функция в смысле теоремы Поста.

13. Обрыв цепи сток-исток (или обрыв затвора) седьмого транзистора. Получаем Z_13-=X₂(X₃∨X₄). Базис . Это базисная функция в смысле теоремы Поста.

14. Пробой цепи сток-исток (или постоянно включенный затвор) седьмого транзистора. Получаем Z_14-=(X₃∨X₄), значит, базис . Это базисная функция в смысле теоремы Поста.

15. Обрыв цепи сток-исток (или обрыв затвора) восьмого транзистора. Получаем Z_15-=(X₁∨X₂)X₄. Базис . Это базисная функция в смысле теоремы Поста.

16. Пробой цепи сток-исток (или постоянно включенный затвор) восьмого транзистора. Получаем Z_16-=(X₁∨X₂), значит, базис . Это базисная функция в смысле теоремы Поста.

Получаем, что из шестнадцати случаев однократных константных отказов в транзисторах базис ни разу не был потерян, поэтому вероятность сохранения базиса равна

Теперь произведем расчет вероятности сохранения базиса у функционально-полного толерантного элемента в случае внешних однократных константных отказов входов и выходов. Для каждой входной шины (9, 10, 12, 13) и для выходной шины (14) возможны случаи замыкания на шину питания (11) и на шину ноль вольт (15). Таким образом, всего возможны 10 случаев отказов. Полная группа событий включает следующие реализации:

1. Замыкание первого входа (9) на шину ноль вольт (15)

2. Замыкание первого входа (9) на шину питания (11)

3. Замыкание второго входа (10) на шину ноль вольт (15)

4. Замыкание второго входа (10) на шину питания (11)

5. Замыкание третьего входа (12) на шину ноль вольт (15)

6. Замыкание третьего входа (12) на шину питания (11)

7. Замыкание четвертого входа (13) на шину ноль вольт (15)

8. Замыкание четвертого входа (13) на шину питания (11)

9. Замыкание выходной шины (14) на шину ноль вольт (15)

10. Замыкание выходной шины (14) на шину питания (11).

Как известно, ФПТ реализует логическую функцию . Рассмотрим подробней каждую реализацию:

1. Замыкание первого входа (9) на шину ноль вольт (15). В данном случае в выражение для логической функции нужно поставить ноль, тогда в качестве базиса будет выступать выражение .

2. Замыкание первого входа на шину питания. В данном случае в выражение для логической функции нужно поставить единицу, тогда в качестве базиса будет выступать выражение

3. Замыкание второго входа на шину ноль вольт. Базис

4. Замыкание второго входа на шину питания. Базис

5. Замыкание третьего входа на шину ноль вольт. Базис

6. Замыкание третьего входа на шину питания. Базис

7. Замыкание четвертого входа на шину ноль вольт. Базис

8. Замыкание четвертого входа на шину питания. Базис

9. Замыкание выхода на шину ноль вольт. В этом случае на выходе всегда будет низкий логический уровень. Элемент не сможет реализовать никакого базиса. Базис потерян Z₉≡0

10. Замыкание выхода на шину питания. В этом случае на выходе всегда будет высокий логический уровень. Базис потерян Z₁₀≡1

Таким образом, из десяти случаев внешних однократных константных отказов базис был потерян в двух из них, поэтому вероятность сохранения базиса равна

В случае внешних однократных константных отказов выхода происходит потеря базиса, однако в случае однократных константных отказов входов базис сохраняется.

Теперь рассмотрим функционирование прототипа в случае внешних однократных константных отказов входов и выходов. Для него также возможны десять случаев отказов. Прототип реализует логическую функцию . Это базисная функция при X₄=0, X₂=0 - НЕ-ИЛИ: .

Рассмотрим подробней каждую реализацию при отказах:

1. Замыкание первого входа на шину ноль вольт. В данном случае в выражение для логической функции нужно поставить ноль, тогда . Это не базисная функция.

2. Замыкание первого входа на шину питания. В данном случае в выражение для логической функции нужно поставить единицу, тогда прототип будет реализовывать функцию . Это не базисная функция.

3. Замыкание второго входа на шину ноль вольт. Функция . Это не базисная функция.

4. Замыкание второго входа на шину питания. Функция . Это базисная функция при X₄=0.

5. Замыкание третьего входа на шину ноль вольт. Функция . Это не базисная функция.

6. Замыкание третьего входа на шину питания. Функция . Это не базисная функция.

7. Замыкание четвертого входа на шину ноль вольт. Функция . Это не базисная функция.

8. Замыкание четвертого входа на шину питания. Функция . Это базисная функция при X₂=0.

9. Замыкание выхода на шину ноль вольт. В этом случае на выходе всегда будет низкий логический уровень. Прототип не сможет реализовать никакой логической функции Y₉≡0.

10. Замыкание выхода на шину питания. В этом случае на выходе всегда будет высокий логический уровень. На выходе будет Y₁₀≡1.

Таким образом, прототип сохраняет базис только в случае внешних однократных константных отказов входов. Из десяти случаев внешних однократных константных отказов прототип реализовывал базисную с точки зрения теоремы Поста функцию в двух случаях. Поэтому вероятность сохранения базиса равна

В случае же однократных константных отказов в транзисторах вероятность сохранения базиса у прототипа равна нулю.

Таким образом, заявляемый элемент сохраняет базис в смысле теоремы Поста при внешних однократных константных отказах входов и выхода с вероятностью 80% и с вероятностью 100% при внутренних однократных константных отказах транзисторов. В то время как у прототипа базис сохраняется при внешних однократных константных отказах в 20%, а при отказах транзисторов не сохраняется ни в одном случае.

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности. Техническим результатом является повышение надежности элемента при отказах транзистора за счет толерантности к однократным константным отказам входов элемента либо транзисторов. Устройство содержит 4 КМДП транзистора проводимости n-типа и 4 КМДП транзистора проводимости p-типа, которые включены между шиной питания и нулевой шиной, на затворы которых подаются входные сигналы. В итоге на выходе элемента реализуется базисная в смысле теоремы Поста логическая функция . 2 ил.

Функционально-полный толерантный элемент, включающий в себя восемь КМОП транзисторов, имеющий четыре входных шины и одну выходную, отличающийся тем, что, с целью повышения отказоустойчивости, истоки первого и третьего транзисторов с проводимостью n-типа подключены к шине питания, истоки шестого и восьмого транзисторов с проводимостью p-типа подключены к нулевой шине, на затворы первого и пятого транзисторов подается сигнал с первой входной шины, на затворы второго и седьмого транзисторов подается сигнал со второй входной шины, на затворы третьего и восьмого транзисторов подается сигнал с третьей входной шины, на затворы четвертого и шестого транзисторов подается сигнал с четвертой входной шины, сток первого транзистора с проводимостью n-типа подключен к истоку второго транзистора, сток третьего транзистора с проводимостью n-типа подключен к истоку четвертого транзистора, стоки второго и четвертого транзисторов с проводимостью n-типа и стоки пятого и седьмого транзисторов подключены к выходной шине, исток пятого транзистора с проводимостью n-типа подключен к стоку шестого транзистора с проводимостью p-типа, исток седьмого транзистора с проводимостью p-типа подключен к стоку восьмого транзистора с проводимостью p-типа, истоки пятого и седьмого транзисторов с проводимостью p-типа и стоки шестого и восьмого транзисторов с проводимостью p-типа соединены между собой, данное подключение транзисторов реализуют подключение шины питания к выходной шине в соответствии с выражением при равенстве логической единице выражения и подключение нулевой шины к выходной шине в соответствии с выражением в случае не равенства логической единице выражения .