УСТРОЙСТВО ОБРАБОТКИ ДАННЫХ И СПОСОБ ОБРАБОТКИ ДАННЫХ Российский патент 2016 года по МПК H03M13/19 G06F11/10 

Область техники, к которой относится изобретение

Существующая технология относится к устройству обработки данных и к способу обработки данных, и, в частности, к устройству обработки данных и способу обработки данных, которые позволяют повысить устойчивость к ошибкам данных.

Уровень техники

Код проверки на четность низкой плотности (LDPC) обладает высокими способностями коррекции ошибок и в последнее время был широко принят в системах передачи данных, включая в себя спутниковую цифровую широковещательную передачу, такую как цифровая широковещательная передача видеоданных (DVB)-S.2, развернутая в Европе (например, см. Непатентный документ 1). Кроме того, исследуется возможность использования кода LDPC для наземной цифровой широковещательной передачи данных следующего поколения.

В последних исследованиях определили, что рабочие характеристики рядом с пределом Шеннона могут быть получены в коде LDPC, при увеличении длины кода, аналогично турбокоду. Кроме того, поскольку код LDPC имеет свойство, состоящее в том, что самое короткое расстояние пропорционально длине кода, код LDPC имеет преимущества характеристики высокой вероятности ошибки блока и для него характерно, что редко генерируется так называемое явление минимального уровня ошибок в характеристике декодирования турбокода и т.п.

Далее, в частности, будет описан код LDPC. Код LDPC представляет собой линейный код, и не обязательно этот код LDPC должен быть двоичным кодом. Однако здесь предполагается, что код LDPC представляет собой двоичный код.

Характеристика максимума кода LDPC состоит в то, что матрица проверки на четность, определяющая код LDPC, является разреженной. Здесь разреженная матрица представляет собой матрицу, в которой количество "1" среди элементов матрицы очень мало (матрица, в которой большинство элементов равно 0).

На фиг.1 иллюстрируется пример матрицы Н проверки на четность кода LDPC.

В матрице Н проверки на четность по фиг.1 вес каждого столбца (вес столбца) (количество "1") становится равным "3", и вес каждого ряда (вес ряда) становится равным "6".

При кодировании, используя код LDPC (кодирование LDPC), например, порождающую матрицу G генерируют на основе матрицы Н проверки на четность, и порождающую матрицу G умножают на двоичные информационные биты, таким образом, что генерируют кодовое слово (код LDPC).

В частности, устройство кодирования, которое выполняет кодирование LDPC, вначале вычисляет порождающую матрицу G, в которой выражение GH=0 реализовано между транспонированной матрицей Н матрицы Н проверки на четность и порождающей матрицей G. Здесь, когда порождающая матрица G представляет собой матрицу K×N, устройство кодирования умножает порождающую матрицу G на строку битов (вектор и) информационных битов, состоящих из K битов, и генерирует кодовое слово с (=uG), состоящее из N битов. Кодовое слово (код LDPC), генерируемое устройством кодирования, принимают на стороне приема по заданному каналу передачи данных.

Код LDPC может быть декодирован с помощью алгоритма, называемого вероятностным декодированием, предложенным Галагером, который представляет собой алгоритм передачи сообщения, используя распространение доверительности по, так называемому, графу Таннера, состоящему из переменного узла (также называемого узлом сообщения) и проверочного узла. Здесь переменный узел и проверочный узел, соответственно, называются ниже просто узлами.

На фиг.2 иллюстрируется последовательность декодирования кода LDPC.

Ниже действительное значение (прием LLR), который получают, представляя вероятность, равную "0" для значения i-го знакового бита кода LDPC (одно кодового слова) принятого стороной приема, используя логарифмическое отношение вероятности, соответствующим образом, соотносят со значением u_0i приема. Кроме того, сообщение, выводимое из узла проверки, называется u_j, и сообщение, выводимое из переменного узла, называется V_i.

Вначале, при декодировании кода LDPC, как представлено на фиг.2, на этапе S11, принимают код LDPC, сообщение (сообщение узла проверки) u_j инициализируют в "0", и переменную к, принимая целое число, как счетчик обработки повторения, инициализируют в "0", и обработка переходит на этап S12. На этапе S12, сообщение V_i (сообщение переменного узла) получают, выполняя операцию (операцию переменного узла), представленную выражением (1), на основе значения u_0i приема, полученного путем приема кода LDPC, и сообщение u_j получают, выполняя операцию (операцию проверочного узла), представленную выражением (2), на основе сообщения v_i.

[Формула 1]

[Формула 2]

Здесь d_v и d_c в выражениях (1) и (2) представляют параметры, которые представляют количество "1" в матрице Н проверки на четность в вертикальном направлении (столбец) и в горизонтальном направлении (ряд), соответственно, и могут быть установлены произвольно, соответственно. Например, в случае кода (3, 6), d_v=3 и d_c=6.

В операции переменного узла, в соответствии с выражением (1) и в операции проверочного узла по выражению (2), поскольку сообщение, вводимое из ребра (линия, соединяющая переменный узел и проверочный узел), для вывода сообщения, не является целью операции, диапазон операции становится равным от 1 до d_v - 1 или от 1 до d_c - 1. Операцию проверочного узла по выражению (2) выполняют фактически, формируя заранее таблицу функции R (v₁, v₂), представленной выражением (3), определенным по одному выходу в отношении двух входных значений v₁ и v₂, и используя таблицу последовательно (рекурсивно), как представлено в выражении (4).

[Формула 3]

[Формула 4]

На этапе S12 выполняют последовательное приращение переменной k на "1", и обработка переходит на этап S13. На этапе S13 определяют, является ли переменная к большей, чем заданная величина подсчета С повторений декодирования. Когда определяют на этапе S13, что переменная k не больше, чем С, обработка возвращается на этап S12, и далее повторяют ту же самую обработку.

Когда на этапе S13 определяют, что переменная k больше, чем С, обработка переходит на этап S14, сообщение v_i, которое соответствует результату декодирования, который должен быть, в конечном итоге выведен, получают, выполняя операцию, представленную выражением (5), и выводят, и обработка декодирования кода LDPC заканчивается.

[Формула 5]

Здесь выполняют операцию, в соответствии с выражением (5), используя сообщения u_j со всех ребер, соединенных с переменным узлом, отличающимся от операции переменного узла по выражению (1).

На фиг.3 иллюстрируется пример матрицы Н проверки на четность для кода LDPC (3, 6) (для скорости кодирования 1/2 и длины кода 12).

В матрице Н проверки на четность по фиг.3, вес столбца установлен равным 3, и вес ряда установлен равным 6, аналогично фиг.1.

На фиг.4 иллюстрируется граф Таннера матрицы Н проверки на четность по фиг.

3.

На фиг.4 проверочный узел представлен плюсом "+", и переменный узел представлен знаком равенства "=". Проверочный узел и переменный узел соответствуют ряду и столбцу матрицы Н проверки на четность. Линия, которая соединяет проверочный узел и переменный узел, представляет собой ребро и соответствует "1" элементам матрицы проверки на четность.

Таким образом, когда элемент j-го ряда и i-го столбца матрицы проверки на четность равен 1, на фиг.4, i-й переменный узел (узел "=") с верхней стороны и j-й проверочный узел (узел "+") с верхней стороны соединяются ребром. Ребро представляет, что знаковый бит, соответствующий переменному узлу, имеет состояние ограничения, соответствующее проверочному узлу.

В алгоритме произведения суммы, который представляет собой способ декодирования кода LDPC, многократно выполняются операции переменного узла и операции проверочного узла.

На фиг.5 иллюстрируется операция переменного узла, которую выполняют с помощью переменного узла.

В переменном узле сообщение V;, которое соответствует ребру для вычисления, получают с помощью операции переменного узла по выражению (1), используя сообщения u₁ и u₂ из остальных ребер, соединенных с переменным узлом, и значение u_0i приема. Сообщения, которые соответствуют другим ребрам, также получают, используя тот же способ.

На фиг.6 иллюстрируется операция проверочного узла, которую выполняет проверочный узел.

Здесь операция проверочного узла по выражению (2) может быть переписана в соответствии с выражением (6), используя соотношение выражения а×b=ехр{ln(|а|)+ln(|b|)}×sign(a)×sign(b). Однако sin(x) равен 1 в случае x≥0, и равен -1, в случае x<0.

[Формула 6]

При x≥0, если функция ϕ(x) определена, как выражение ϕ(x)=ln(tanh(x/2)), реализуется выражение ϕ^-1(x)=2tanh^-1(е^-x). По этой причине, выражение (6) может быть преобразовано в выражение (7).

[Формула 7]

В проверочном узле операцию проверочного узла по выражению (2) выполняют в соответствии с выражением (7).

Таким образом, в проверочном узле, как показано на фиг.6, сообщение u_j, которое соответствует ребру для вычисления, получают, используя операцию проверочного узла по выражению (7), используя сообщения v₁, v₂, v₃, v₄ и v₅ от остальных ребер, соединенных с проверочным узлом. Сообщения, которые соответствуют другим ребрам, также получают, используя тот же способ.

Функция ϕ(x) по выражению (7) может быть представлена, как выражение ϕ(x)==ln((е^х+1)/(e^x-1)), и ϕ(x)=ϕ^-1(x) удовлетворяется при x>0. Когда функции ϕ(x) и ϕ^-1(x) монтируют, как аппаратные средства, функции ϕ(x) и ϕ^-1(x) могут быть установлены, используя справочную таблицу (LUT). Однако обе функции ϕ(x) и ϕ^-1(x) становятся одной и той же LUT.

Список литературы

Непатентный документ

Непатентный документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06)

Раскрытие изобретения

Задачи, решаемые изобретением

Код LDPC принят в DVB-S.2, как стандарт при спутниковой цифровой широковещательной передаче, или в DVB-T.2, как стандарт для наземной цифровой широковещательной передачи следующего поколения. Кроме того, планируется использование кода LDPC в DVB-C.2 в качестве стандарта цифровой широковещательной передачи кабельного телевидения (CATV) следующего поколения.

В цифровой широковещательной передаче на основе стандарта DVB, такого как DVB-S.2, код LDPC становится символом (символизирован) ортогональной модуляции (цифровой модуляции), такой как квадратурная фазовая манипуляция (QPSK), и этот символ отображают на точку сигнала и передают.

При преобразовании в символы кода LDPC выполняют взаимную замену знаковых битов кода LDPC в единицах знаковых битов из двух битов или больше, и знаковые биты после взаимной замены становятся битами символа.

В качестве способа взаимной замены знаковых битов, для выражения символами кода LDPC, рассматриваются различные способы. Например, способ взаимной замены также определен в DVB-T.2.

В то же время, DVB-T.2 представляет стандарт цифровой широковещательной передачи, используемой исключительно для стационарных оконечных устройств, таких как телевизионный приемник, установленный в доме, и т.п., и, может не соответствовать цифровой широковещательной передаче, используемой исключительно для мобильного оконечного устройства.

Таким образом, по сравнению со стационарным оконечным устройством, в мобильном оконечном устройстве необходимо уменьшить размер схемы и уменьшить потребляемую энергию. Поэтому, при цифровой широковещательной передаче, исключительно используемой для мобильного оконечного устройства, для того, чтобы уменьшить нагрузку, необходимую для обработки такой, как декодирование кода LDPC в мобильном оконечном устройстве, величина подсчета повторений (повторений величины подсчета С декодирования) при декодировании кода LDPC или длина кода для кода LDPC могут быть ограничены в большей степени, чем в случае цифровой широковещательной передачи, используемой исключительно для стационарных оконечных устройств.

Однако необходимо поддерживать устойчивость к ошибке в определенной степени при таком ограничении.

Настоящая технология была разработана с учетом описанных выше обстоятельств и позволяет улучшить устойчивость к ошибке данных, таких как код LDPC.

Решение задач

Устройство/способ обработки данных, в соответствии с первым аспектом настоящей технологии, представляет собой устройство/способ обработки данных, включающие в себя модуль/этап кодирования, который выполняет кодирование LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования равна 8/15, на основе матрицы проверки на четность кода LDPC, и модуля/этапа взаимной замены, на котором выполняют взаимную замену знаковых битов кода LDPC на символьные биты для символа, соответствующего любой одной из 16 сигнальных точек, определенных 16QAM. Код LDPC включает в себя информационные биты и биты четности. Матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 части информационной матрицы для каждых 360 столбцов и выполнена следующим образом:

Когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считанных из соответствующих модулей хранения по одному биту, выделяют для двух последовательных символов, модуль/этап взаимной замены устанавливает (#i+1)-й бит из старших значащих битов знаковых битов из 8 битов в качестве бита b#i и (#i+1)-й бит из старших значащих битов символьных битов из 8 битов двух символов в качестве бита y#i, и выполняет взаимную замену битов b0, b1, b2, b3, b4, b5, b6 и b7 на биты y0, y4, y3, y1, y2, y5, y6 и y7, соответственно.

В первом аспекте, описанном выше, кодирование LDPC, при котором длина кода составляет 16200 битов, и скорость кодирования равна 8/15, выполняют на основе матрицы проверки на четность кода LDPC, и выполняют взаимную замену знаковых битов кода LDPC с символьными битами символа, соответствующего любой одной из 16 сигнальных точек, определенных 16QAM. Код LDPC включает в себя информационные биты и биты четности, матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, и таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

Когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, (#i+1)-й бит из старших значащих битов знаковых битов из 8 битов передают в качестве бита b#i, при этом (#i+1)-й бит из старших значащих битов символьных битов среди 8 битов двух символов устанавливают в качестве бита y#i, и биты b0, b1, b2, b3, b4, b5, b6 и b7 взаимно заменяют с битами y0, y4, y3, y1, y2, y5, y6 и y7, соответственно.

Устройство/способ обработки данных, в соответствии со вторым аспектом настоящей технологии, представляют собой устройство/способ обработки данных, включающие в себя модуль/этап кодирования, который выполняет кодирование LDPC, при котором длина кода составляет 16200 битов, и скорость кодирования составляет 7/15, на основе матрицы проверки на четность кода LDPC, и модуль/этап взаимной замены, который выполняет взаимную замену знаковых битов кода LDPC на символьные биты символа, соответствующего любой одной из 64 сигнальных точек, определенных 64QAM. Код LDPC включает в себя информационные биты и биты четности. Матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

Когда знаковые биты из 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль/этап обмена устанавливает (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i и (#i+1)-й бит из старших значащих битов символьных битов 12 битов этих двух символов в качестве бита y#i, и биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 взаимно заменяют с битами y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11, соответственно.

Во втором аспекте, описанном выше, кодирование LDPC, при котором длина кода составляет 16200 битов и скорость кодирования равна 7/15, выполняют на основе матрицы проверки на четность кода LDPC, и выполняют взаимную замену знаковых битов кода LDPC с символьными битами символа, соответствующего любой одной из 16 сигнальных точек, определенных 64QAM. Код LDPC включает в себя информационные биты и биты четности, матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, при этом область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, и таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

Когда знаковые биты из 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, (#i+1)-й бит из старших значащих битов знаковых битов из 12 битов передают в качества бита b#i, при этом (#i+1)-й бит из старших значащих битов символьных битов среди 12 битов двух символов устанавливают в качестве бита y#i, и биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 взаимно заменяют с битами y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11, соответственно.

Устройство/способ обработки данных, в соответствии со вторым аспектом настоящей технологии, представляют собой устройство/способ обработки данных, включающие в себя модуль/этап кодирования, который выполняет кодирование LDPC, при котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15, на основе матрицы проверки на четность кода LDPC, и модуль/этап взаимной замены, которые выполняют взаимные замены знаковых битов кода LDPC на символьные биты символа, соответствующего любой одной из 64 сигнальных точек, определенных 64QAM. Код LDPC включает в себя информационные биты и биты четности. Матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

Когда знаковые биты из 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль/этап обмена устанавливает (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i и (#i+1)-й бит из старших значащих битов символьных битов 12 битов этих двух символов, в качестве бита y#i, и биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 взаимно заменяют с битами y2, y0, y4, 1, y6, y7, y8, y5, y10, y3, y9 и y11, соответственно.

В третьем аспекте, описанном выше, кодирование LDPC, при котором длина кода составляет 16200 битов, и скорость кодирования равна 8/15, выполняют на основе матрицы проверки на четность кода LDPC, и выполняют взаимную замену знаковых битов кода LDPC с символьными битами символа, соответствующего любой одной из 64 сигнальных точек, определенных 64QAM. Код LDPC включает в себя информационные биты и биты четности, матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, и таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом

Когда знаковые биты 12 битов, сохраненных в этих 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль/этап обмена устанавливает (#i+1)-й бит из старших значащих битов знаковых битов 12 битов этих двух символов в качестве бита b#i и (#i+1)-й бит из старших значащих битов символьных битов 12 битов этих двух символов в качестве бита y#i, и заменяет биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 с битами y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11, соответственно.

Устройство/способ обработки данных, в соответствии с четвертым аспектом существующей технологии, представляют собой устройство/способ обработки данных, включающие в себя модуль/этап обратной взаимной замены, который выполняет взаимную замену битов символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, на знаковые биты кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования равна 8/15, и модуль/этап декодирования, который декодирует код LDPC, после взаимной замены, выполненной модулем/этапом обратной взаимной замены, на основе матрицы проверки на четность кода LDPC. Когда знаковые биты 8 из битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль/этап обратной взаимной замены устанавливает (#i+1)-й бит из старших значащих битов знаковых битов 8 битов в качестве бита b#i и (#i+1)-й бит из старших значащих битов символьных битов 8 битов этих двух символов в качестве бита y#i, и выполняет взаимную замену битов y0, y4, y3, y1, y2, y5, y6 и y7 битами b0, b1, b2, b3, b4, b5, b6 и b7, соответственно. Код LDPC включает в себя информационные биты и биты четности. Матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

В четвертом аспекте, описанном выше, символьные биты символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, чередуются со знаковыми битами кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования равна 8/15, и код LDPC после взаимной замены декодируют на основе матрицы проверки на четность кода LDPC. Когда знаковые биты 8 битов, сохраненных в этих 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, (#i+1)-й бит из старших значащих битов знаковых битов 8 битов установлен в качестве бита b#i, (#i+1)-й бит из старших значащих битов символьных битов 8 битов этих двух символов установлен в качестве бита y#i, и биты y0, y4, y3, y1, y2, y5, y6 и y7 взаимно заменяют на биты b0, b1, b2, b3, b4, b5, b6 и b7, соответственно. Код LDPC включает в себя информационные биты и биты четности, матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, и таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

Способ обработки данных/устройство обработки данных в соответствии с пятым аспектом настоящей технологии, представляют собой устройство/способ обработки данных, включающие в себя модуль/этап обратной взаимной замены, который выполняет взаимную замену битов символа, соответствующего любой из 64 сигнальных точек, определенных 64QAM, на знаковые биты кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования равна 7/15, и модуль/этап декодирования, который декодирует код LDPC, после взаимной замены, выполненной модулем/этапом обратной взаимной замены, на основе матрицы проверки на четность кода LDPC. Когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль/этап обратной взаимной замены устанавливает (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i и (#i+1)-й бит из старших значащих битов символьных битов 12 битов этих двух символов в качестве бита y#i, и выполняет взаимную замену битов y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно. Код LDPC включает в себя информационные биты и биты четности. Матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

В пятом аспекте, описанном выше, символьные биты символа, соответствующего любой из 64 сигнальных точек, определенных 64QAM, чередуются со знаковыми битами кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования равна 7/15, и код LDPC после взаимной замены декодируют на основе матрицы проверки на четность кода LDPC. Когда знаковые биты 12 битов, сохраненных в этих 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, (#i+1)-й бит из старших значащих битов знаковых битов 12 битов установлен в качестве бита b#i, (#i+1)-й бит из старших значащих битов символьных битов 12 битов этих двух символов установлен в качестве бита y#i, и биты y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 взаимно заменяют на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно. Код LDPC включает в себя информационные биты и биты четности, матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, и таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

Способ обработки данных/устройство обработки данных в соответствии с шестым аспектом настоящей технологии, представляют собой устройство/способ обработки данных, включающие в себя модуль/этап обратной взаимной замены, который выполняет взаимную замену символьных битов, соответствующего любой из 64 сигнальных точек, определенных 64QAM, на знаковые биты кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования равна 8/15, и модуль/этап декодирования, который декодирует код LDPC, после взаимной замены, выполненной модулем/этапом обратной взаимной замены, на основе матрицы проверки на четность кода LDPC. Когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль/этап обратной взаимной замены устанавливает (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i и (#i+1)-й бит из старших значащих битов символьных битов 12 битов этих двух символов в качестве бита y#i, и выполняет взаимную замену битов y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно. Код LDPC включает в себя информационные биты и биты четности. Матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

В шестом аспекте, описанном выше, символьные биты символа, соответствующего любой из 64 сигнальных точек, определенных 64QAM, чередуются со знаковыми битами кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования равна 8/15, и код LDPC после взаимной замены декодируют на основе матрицы проверки на четность кода LDPC. Когда знаковые биты 12 битов, сохраненных в этих 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, при этом (#i+1)-й бит из старших значащих битов знаковых битов 12 битов установлен в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов этих двух символов установлен в качестве бита y#i, и биты y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 взаимно заменяют на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно. Код LDPC включает в себя информационные биты и биты четности, матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, и таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

Устройство обработки данных может представлять собой независимое устройство и может представлять собой внутренний блок, состоящий из одного устройства.

Эффекты изобретения

В соответствии с настоящей технологией, может быть повышена устойчивость к ошибке.

Краткое описание чертежей

На фиг.1 показана схема, иллюстрирующая матрицу проверки на четность Н кода LDPC.

На фиг.2 показана блок-схема последовательности операций, иллюстрирующая последовательность декодирования кода LDPC.

На фиг.3 показана схема, иллюстрирующая пример матрицы проверки на четность кода LDPC.

На фиг.4 показана схема, иллюстрирующая граф Таннера матрицы проверки на четность.

На фиг.5 показана схема, иллюстрирующая переменный узел.

На фиг.6 показана схема, иллюстрирующая проверочный узел.

На фиг.7 показана схема, иллюстрирующая пример конфигурации варианта осуществления передающей системы, в которой применена настоящая технология.

На фиг.8 показана схема, иллюстрирующая пример конфигурации устройства 11 передачи данных.

На фиг.9 показана схема, иллюстрирующая пример конфигурации перемежителя 116 битов.

На фиг.10 показана схема, иллюстрирующая матрицу проверки на четность.

На фиг.11 показана схема, иллюстрирующая матрицу четности.

На фиг.12 показана схема, иллюстрирующая матрицу проверки на четность кода LDPC, определенного в стандарте DVB-S.2.

На фиг.13 показана схема, иллюстрирующая матрицу проверки на четность кода LDPC, определенного в стандарте DVB-S.2.

На фиг.14 показана схема, иллюстрирующая компоновку сигнальных точек 16QAM.

На фиг.15 показана схема, иллюстрирующая компоновку сигнальных точек 64QAM.

На фиг.16 показана схема, иллюстрирующая компоновку сигнальных точек 64QAM.

На фиг.17 показана схема, иллюстрирующая компоновку сигнальных точек 64QAM.

На фиг.18 показана схема, иллюстрирующая обработку демультиплексора 25.

На фиг.19 показана схема, иллюстрирующая обработку демультиплексора 25.

На фиг.20 показана схема, иллюстрирующая граф Таннера для декодирования кода LDPC.

На фиг.21 показана схема, иллюстрирующая матрицу четности H_T, которая становится ступенчатой структурой, и графом Таннера, соответствующим матрице четности H_T.

На фиг.22 показана схема, иллюстрирующая матрицу четности H_T матрицы проверки на четность Н, соответствующей коду LDPC после перемежения четности.

На фиг.23 показана схема, иллюстрирующая матрицу преобразования проверки на четность.

На фиг.24 показана схема, иллюстрирующая обработку перемежителя 24 со скручиванием столбцов.

На фиг.25 показана схема, иллюстрирующая номер столбца запоминающего устройства 31, необходимый для перемежения со скручиванием столбцов, и адрес положения начала записи.

На фиг.26 показана схема, иллюстрирующая номер столбца запоминающего устройства 31, необходимый для перемежения со скручиванием столбцов, и адрес положения начала записи.

На фиг.27 показана блок-схема последовательности операций, иллюстрирующая обработку, выполняемую перемежителем 116 бита, и кодером 117 QAM.

На фиг.28 показана схема, иллюстрирующая модель канала передачи данных, принятая при моделировании.

На фиг.29 показана схема, иллюстрирующая соотношение частоты ошибок, полученной при моделировании, и частоты Допплера f_d дрожания.

На фиг.30 показана схема, иллюстрирующая соотношение частоты ошибок, полученной при моделировании, и частотой Допплера f_d дрожания.

На фиг.31 показана схема, иллюстрирующая пример конфигурации кодера 115 LDPC.

На фиг.32 показана блок-схема последовательности операций, иллюстрирующая обработку кодера 115 LDPC.

На фиг.33 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 1/4, и длина кода равна 16200.

На фиг.34 показана схема, иллюстрирующая способ получения матрицы проверки на четность Н из таблицы исходного значения матрицы проверки на четность.

На фиг.35 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 1/5, и длина кода равна 16200.

На фиг.36 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 4/15, и длина кода равна 16200.

На фиг.37 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 1/3, и длина кода равна 16200.

На фиг.38 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 2/5, и длина кода равна 16200.

На фиг.39 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 4/9, и длина кода равна 16200.

На фиг.40 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 7/15, и длина кода равна 16200.

На фиг.41 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 8/15, и длина кода равна 16200.

На фиг.42 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 3/5, и длина кода равна 16200.

На фиг.43 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования равна 2/3, и длина кода равна 16200.

На фиг.44 показана схема, иллюстрирующая пример графа Таннера сборки последовательности степени, имеющей вес столбца 3 и вес ряда 6.

На фиг.45 показана схема, иллюстрирующая пример графа Таннера сборки с множеством ребер.

На фиг.46 показана схема, иллюстрирующая минимальную длину цикла и порог рабочей характеристика матрицы проверки на четность кода LDPC, имеющего длину кода 16200.

На фиг.47 показана схема, иллюстрирующая матрицу проверки на четность кода LDPC, имеющего длину кода 16200.

На фиг.48 показана схема, иллюстрирующая матрицу проверки на четность кода LDPC, имеющего длину кода 16200.

На фиг.49 показана схема, иллюстрирующая результат моделирования BER кода LDPC, имеющего длину кода 16200.

На фиг.50 показана схема, иллюстрирующая обработку взаимной замены в соответствии с текущим способом.

На фиг.51 показана схема, иллюстрирующая обработку взаимной замены в соответствии с текущим способом.

На фиг.52 показана схема, иллюстрирующая группу знаковых битов и группу символьных битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/15, модулирован 16QAM, и кратное число b равно 2.

На фиг.53 показана схема, иллюстрирующая правило выделения, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/15, модулирован 16QAM, и кратное число b равно, 2.

На фиг.54 показана схема, иллюстрирующая взаимную замену знаковых битов в соответствии с правилом выделения, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/15, модулирован 16QAM, и кратное число b равно, 2.

На фиг.55 показана схема, иллюстрирующая группу знаковых битов и группу символьных битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 7/15, модулирован 64QAM, и кратное число b равно 2.

На фиг.56 показана схема, иллюстрирующая правило выделения, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 7/15, модулирован 64QAM, и кратное число b равно 2.

На фиг.57 показана схема, иллюстрирующая взаимную замену знаковых битов в соответствии с правилом выделения, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 7/15, модулирован 64QAM, и кратное число b равно, 2.

На фиг.58 показана схема, иллюстрирующая группу знаковых битов и группу символьных битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/15, модулирован 64QAM, и кратное число b равно 2.

На фиг.59 показана схема, иллюстрирующая правило выделения, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/15, модулирован 64QAM, и кратное число b равно, 2.

На фиг.60 показана схема, иллюстрирующая взаимную замену знаковых битов в соответствии с правилом выделения, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/15, модулирован 64QAM, и кратное число b равно, 2.

На фиг.61 показана схема, иллюстрирующая группу знаковых битов и группу символьных битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 7/15, модулирован 256QAM, и кратное число b равно 1.

На фиг.62 показана схема, иллюстрирующая правило выделения, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 7/15, модулирован 256QAM, и кратное число b равно, 1.

На фиг.63 показана схема, иллюстрирующая взаимную замену знаковых битов в соответствии с правилом выделения, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 7/15, модулирован 256QAM, и кратное число b равно, 1.

На фиг.64 показана схема, иллюстрирующая пример конфигурации устройства приема 12.

На фиг.65 показана схема, иллюстрирующая пример конфигурации обратного перемежителя 165 битов.

На фиг.66 показана блок-схема последовательности операций, иллюстрирующая обработку, выполняемую декодером QAM 164, обратным перемежителем 165 битов, и декодером LDPC 166.

На фиг.67 показана схема, иллюстрирующая пример матрицы проверки на четность кода LDPC.

На фиг.68 показана схема, иллюстрирующая матрицу (матрица преобразования проверки на четность) полученную при выполнении замены ряда и замены столбца относительно матрицы проверки на четность.

На фиг.69 показана схема, иллюстрирующая матрицу преобразования проверки на четность, разделенную на 5×5 модулей.

На фиг.70 показана схема, иллюстрирующая пример конфигурации устройства декодирования, которое совместно выполняет операции узла Р.

На фиг.71 показана схема, иллюстрирующая пример конфигурации декодера 166 LDPC.

На фиг.72 показана схема, иллюстрирующая обработку мультиплексора 54, составляющего обратный перемежитель 165 битов.

На фиг.73 показана схема, иллюстрирующая обработку со скручиванием столбцов обратного перемежителя 55.

На фиг.74 показана схема, иллюстрирующая другой пример конфигурации обратного перемежителя 165 битов.

На фиг.75 показана схема, иллюстрирующая первый пример конфигурации системы приема, в которой может быть применено приемное устройство 12.

На фиг.76 показана схема, иллюстрирующая второй пример конфигурации системы приема, в которой может быть применено приемное устройство 12.

На фиг.77 показана схема, иллюстрирующая третий пример конфигурации системы приема, в которой может быть применено приемное устройство 12.

На фиг.78 показана схема, иллюстрирующая пример конфигурации варианта осуществления компьютера, в котором применена настоящая технология.

Осуществление изобретения

Пример конфигурации системы передачи данных, в котором применяется настоящая технология

На фиг.7 иллюстрируется пример конфигурации варианта осуществления системы передачи данных (система означает логическое объединение множества устройств, и устройство каждой конфигурации может быть выполнено или может не быть выполнено в одном и том же кожухе), в котором применяется настоящая технология.

На фиг.7 система передачи данных состоит из устройства 11 передачи данных и приемного устройства 12.

Устройство 11 передачи данных передает (выполняет широковещательную передачу) программу, которая используется исключительно для стационарного оконечного устройства или мобильного оконечного устройства. Таким образом, устройство 11 передачи данных кодирует целевые данные, в качестве цели передачи, такие как данные изображения или данные звука, соответствующие программе, исключительно используемой для стационарного оконечного устройства или мобильного оконечного устройства с кодом LDPC, и передает этот код LDPC, например, через канал 13 передачи данных, который представляет собой наземную волну.

Приемное устройство 12 представляет собой, например, мобильное оконечное устройство и принимает код LDPC, передаваемый от устройства 11 передачи данных через канал 13 передачи данных, декодирует код LDPC для получения целевых данных и выводит целевые данные.

Здесь известно, что код LDPC, используемый системой передачи по фиг.7, представляет очень высокие возможности в канале передачи данных аддитивного белого Гауссова шума (AWGN).

Однако, в канале 13 передачи данных, таком как наземная волна, могут генерироваться пакетные ошибки или удаления. Например, в системе мультиплексирования с ортогональным частотным разделением (OFDM) мощность конкретного символа может стать равной 0 (удаление), в соответствии с задержкой эхо-сигнала (другие каналы передачи, кроме основного канала) в среде с многолучевым распространением, при которой D/U (отношение желательного к нежелательному) равно 0 дБ (мощность нежелательного = эхо сигнала, равняется мощности желательного = основной канал).

Кроме того, в случае возникновения дрожания (канал передачи данных, в котором задержка равна 0, и добавляется эхо, имеющее Допплеровскую частоту), когда D/U равно 0 дБ, общая мощность символа OFDM в определенный момент времени может стать 0 (удаление), из-за Допплеровской частоты.

Кроме того, пакетные ошибки могут быть сгенерированы из-за ситуации в кабельной линии от приемного модуля (не показан) на стороне приемного устройства 12, такого как антенна, принимающая сигнал от устройства 11 передачи в приемное устройство 12, или нестабильности источника питания приемного устройства 12.

В то же время, при декодировании кода LDPC, в переменном узле, соответствующем столбцу матрицы Н проверки на четность и знаковому биту кода LDPC, как показано на фиг.5, описанной выше, выполняют операцию переменного узла в соответствии с выражением (1) с добавлением (значения u_0i приема) знакового бита кода LDPC. По этой причине, если ошибка будет сгенерирована в знаковых битах, используемых для операции переменного узла, ухудшается точность полученного сообщения.

Кроме того, при декодировании кода LDPC, в проверочном узле, выполняют операцию проверочного узла выражения (7), используя сообщение, полученное переменным узлом, соединенным с проверочным узлом. По этой причине, если увеличивается количество проверочных узлов, в которых генерируется ошибка (включая в себя удаление), одновременно в (знаковых битах, соответствующих коду LDPC) множестве подключенных переменных узлов, характеристики декодирования ухудшаются.

Таким образом, если два или больше переменных узла среди переменных узлов, соединенных с проверочным узлом, становятся одновременно удаленными, проверочный узел возвращает сообщение, в котором вероятность значения, равного 0, и вероятность величины, которая равна 1, равны друг другу, во все переменные узлы. Здесь проверочный узел, который возвращает сообщение равных вероятностей, не способствует одной обработке декодирования (одному набору операции переменного узла и операции проверочного узла). В результате, необходимо увеличить величину подсчета повторений обработки декодирования. По этой причине характеристики декодирования ухудшаются, и мощность потребляемая приемным устройством 12, которое выполняет декодирование кода LDPC, повышается.

Поэтому, в системе передачи данных по фиг.7, повышается устойчивость к пакетным ошибкам или удалению улучшается, в то время как поддерживаются характеристики канала передачи данных AWGN.

Пример конфигурации устройства 11 передачи данных

На фиг.8 показана блок-схема, иллюстрирующая пример конфигурации устройства 11 передачи данных по фиг.7.

В устройстве 11 передачи данных один или более потоков входных данных, в виде целевых данных, подают на модуль адаптации режима/мультиплексор 111.

Модуль адаптации режима/мультиплексор 111 выполняет выбор режима и мультиплексирование одного или больше входных потоков, подаваемых на него, и подает данные, полученные, в качестве результата, на заполнитель 112.

Заполнитель 112 выполняет необходимое заполнение нулями (вставка нулей) относительно данных, подаваемых от модуля адаптации режима/мультиплексора 111, и подает данные, полученные, в качестве результата, на скремблер 113 ВВ.

Скремблер 113 ВВ выполняет обработку диффузии энергии относительно данных, подаваемых от заполнителя 112, и подает данные, полученные в результате этого, на кодер 114 ВСН.

Кодер 114 ВСН выполняет кодирование ВСН относительно данных, подаваемых от скремблера 113 ВВ, и подает данные, полученные, в качестве результата, как целевые данные LDPC, которые представляют собой цель кодирования LDPC, на кодер 115 LDPC.

Кодер 115 LDPC выполняет кодирование LDPC, в соответствии с матрицей проверки на четность, в которой матрица четности, которая представляет собой область, соответствующую биту четности кода LDPC, становится лестничной структурой относительно целевых данных LDPC, подаваемых от кодера 114 ВСН, и выводит код LDPC, в котором целевые данные LDPC представляют собой информационные биты.

Таким образом, кодер 115 LDPC выполняет кодирование LDPC для кодирования целевых данных LDPC с кодом LDPC, таким как код LDPC, определенный в стандарте DVB-T.2, и выводит код LDPC, полученный в результате.

Здесь, в стандарте DVB-T.2, принят код LDPC, определенный в стандарте DVB-S.2, за исключением случая, в котором длина кода составляет 16200 битов, и скорость кодирования равна 3/5. Код LDPC, определенный в стандарте DVB-T.2, представляет собой код неравномерного накопления с повторением (IRA), и матрица четности матрицы проверки на четность кода LDPC становится лестничной структурой. Матрица четности и лестничная структура будут описаны ниже. Код IRA описан, например, в публикации " Irregular Repeat-Accumulate Codes", Н. Jin, A. Khandekar, and R.J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp.1-8, Sept. 2000.

Код LDPC, который выводит кодер 115 LDPC, подают на перемежитель 116 битов.

Перемежитель 116 битов выполняет перемежение битов, которое описано ниже со ссылкой на код LDPC, подаваемый от кодера 115 LDPC, и подает код LDPC после перемежения битов на кодер 117 QAM.

Кодер 117 QAM отображает код LDPC, подаваемый от перемежителя 116 битов, в сигнальную точку, представляющую один символ ортогональной модуляции в модуле (модуль символа) для знаковых битов одного или более битов кода LDPC, и выполняет ортогональную модуляцию (многоуровневую модуляцию).

Таким образом, кодер 117 QAM отображает код LDPC, подаваемый от перемежителя 116 битов, на точку сигнала, определенную способом модуляции, выполняющим ортогональную модуляцию кода LDPC, на плоскости IQ (созвездие IQ), определенной осью i, представляющей компонент i той же фазы, что и волна несущей, и осью Q, представляющей компонент Q, ортогональный волне несущей, и выполняет ортогональную модуляцию.

Здесь, в качестве способа модуляции для ортогональной модуляции, выполняемой кодером 117 QAM, известны, например, способы модуляции, включающие в себя способ модуляции, определенный в стандарте DVB-T, то есть, QPSK (квадратурная фазовая манипуляция), 16 QAM (квадратурная амплитудная модуляция), 64QAM, 256QAM, 1024QAM и 4096QAM. На кодере 117 QAM заранее устанавливают выполнение ортогональной модуляции на основе одного из представленных выше способов модуляции, в соответствии с операцией оператора устройства 11 передачи. На кодере 117 QAM, например, может выполняться 4 РАМ (импульсная амплитудная модуляция) и другие ортогональные модуляции.

Данные, которые получают в результате обработки на кодере 117 QAM (символ, отображенный на сигнальную точку), подают в перемежитель 118 времени.

Перемежитель 118 времени выполняет перемежение по времени (перемежение в направлении времени) в модуле символа в отношении данных (символов), подаваемых от кодера 117 QAM, и подает данные, полученные в результате, на кодер 119 MISO/MIMO.

Кодер 119 MISO/MIMO выполняет пространственно-временное кодирование в отношении данных (символов), подаваемых от перемежителя 118 по времени, и подает эти данные на перемежитель 120 частоты.

Перемежитель 120 частоты выполняет перемежение частоты (перемежение в направлении частоты) в модуле символов в отношении данных (символов), подаваемых от кодера 119 MISO/MIMO, и подает эти данные на модуль 131 построения фрейма выделения ресурсов.

В то же время, данные управления (сигналы) для управления передачей, такие как преамбула, называемая L1, и т.п., поступают на кодер 121 ВСН.

Кодер 121 ВСН выполняет кодирование ВСН в отношении данных управления, подаваемых на него, аналогично кодеру 114 ВСН, и подает данные, полученные в результате, на кодер 122 LDPC.

Кодер 122 LDPC подает данные, переданные от кодера 121 ВСН, как целевые данные LDPC, выполняет кодирование LDPC в отношении этих данных, аналогично кодеру 115 LDPC, и подает код LDPC, полученный в результате, на кодер 123 QAM.

Кодер 123 QAM отображает код LDPC, подаваемый от кодера 122 LDPC, в сигнальную точку, представляющую один символ ортогональной модуляции в модуле (модуле символа) в знаковых битах одного или более битов кода LDPC, и выполняет ортогональную модуляцию, аналогичную кодеру 117 QAM, и подает данные (символ), полученные в результате этого, в перемежитель 124 частоты.

Перемежитель 124 частоты выполняет перемежение частоты в модуле символа в отношении данных (символа), подаваемых от кодера 123 QAM, и подает эти данные на модуль 131 построения фрейма и выделения ресурсов, аналогично перемежителю 120 частоты.

Модуль 131 построения фрейма и выделения ресурсов вставляет символы пилотных сигналов в необходимые положения данных (символов), подаваемых от перемежителей 120 и 124 частоты, конфигурирует фрейм, состоящий из символов с заданным количеством данных (символов), полученных в результате этого, и подает фрейм на модуль 132 генерирования OFDM.

Модуль 132 генерирования OFDM генерирует сигнал OFDM, соответствующий фрейму, из фрейма, подаваемого от модуля 131 построителя фрейма и выделения ресурсов, и передает сигнал OFDM через канал 13 передачи данных (фиг.7).

На фиг.9 иллюстрируется пример конфигурации перемежителя 116 битов по фиг.8.

Перемежитель 116 битов представляет собой устройство обработки данных, которое выполняет перемежение данных и состоит из перемежителя 23 четности, перемежителя 24 со скручиванием столбцов и демультиплексора (DEMUX) 25.

Перемежитель 23 четности выполняет перемежение четности для перемежения битов четности кода LDPC, подаваемого от кодера 115 LDPC в положениях других битов четности, и подает код LDPC после перемежения четности на перемежитель 24 со скручиванием столбцов.

Перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов в отношении кода LDPC, подаваемого из перемежителя 23 четности, и подает код LDPC после перемежения со скручиванием столбцов, на демультиплексор 25.

Таким образом, на кодере 117 QAM по фиг.8, знаковые биты одного или более битов кода LDPC отображают на сигнальную точку, соответствующую одному символу ортогональной модуляции, и передают.

В перемежителе 24 со скручиванием столбцов, перемежение со скручиванием столбцов, которое будет описано ниже, выполняют как обработку с изменением компоновки, для изменения компоновки знаковых битов кода LDPC, подаваемых от перемежителя 23 четности, таким образом, что множество знаковых битов кода LDPC, соответствующих 1 в любом ряду матрицы проверки на четность, используемой кодером LDPC 115, не будет включено в один символ.

Демультиплексор 25 выполняет обработку взаимной замены для положений взаимной замены двух или более знаковых битов кода LDPC, которые становятся символом, в отношении кода LDPC, подаваемого от перемежителя 24 со скручиванием столбцов, и получает код LDPC, в котором усилена устойчивость к AWGN. Кроме того, демультиплексор 25 подает два или более знаковых бита кода LDPC, полученных при обработке взаимной замены, как символ, на кодер 117 QAM (фиг.8).

Далее, на фиг.10 показана матрица Н проверки на четность, которая используется для кодирования LDPC кодером 115 LDPC по фиг.8.

Матрица Н проверки на четность становится структурой порождающей матрицы низкой плотности (LDGM) и может быть представлена выражением Н=[H_A|H_T] (матрица, в которой элементы информационной матрицы H_A установлены для левых элементов и элементы матрицы НТ четности установлены для правых элементов), используя информационную матрицу НА участка, соответствующего информационным битам среди знаковых битов кода LDPC, и матрицу НТ четности, соответствующую битам четности.

Здесь номер бита в информационных битах среди знаковых битов одного кода LDPC (одно кодовое слово) и номер бита битов четности называется длиной K информации и длиной М четности, соответственно, и номер битов знаковых битов одного кода LDPC называется длиной N(=K+M) кода.

Длину K информации и длину М четности кода LDPC, имеющего определенную длину N кода, определяют по скорости кодирования. Матрица Н проверки на четность становится матрицей, в которой произведение рядов на столбцы составляет М×N. Кроме того, информационная матрица H_A становится матрицей М×K и матрица НТ четности становится матрицей М×М.

На фиг.11 иллюстрируется матрица H_T четности матрицы Н проверки на четность кода LDPC, который определен в стандарте DVB-T.2 (и DVB-S.2).

Матрица H_T четности матрицы Н проверки на четность кода LDPC, который определен в стандарте DVB-T.2, становится лестничной структурой, в которой элементы, равные 1, расположены в форме лестницы, как представлено на фиг.11. Вес ряда матрицы H_T четности становится равным 1 в отношении первого ряда и становится равным 2 в отношении всех остальных рядов. Кроме того, вес столбца становится равным 1 в отношении конечного столбца и становится равным 2 в отношении остальных столбцов.

Как описано выше, код LDPC матрицы Н проверки на четность, в которой матрица четности H_T становится лестничной структурой, может быть легко сгенерирован, используя матрицу Н проверки на четность.

Таким образом, код LDPC (одно кодовое слово) представлен вектором с ряда, и вектор столбца, полученный в результате транспонирования вектора ряда, представлен как c^T. Кроме того, участок информационных битов вектора с ряда, который должен представлять собой код LDPC, представлен вектором А ряда, и участок битов четности представлен вектором Т ряда.

В этом случае, вектор с ряда может быть представлен выражением c=[А|Т] (вектор ряда, в котором элементы А вектора ряда установлены, как левые элементы, и элементы вектора Т ряда установлены, как правые элементы), используя вектор А ряда, соответствующий информационным битам, и вектор Т ряда, соответствующий битам четности.

В матрице Н проверки на четность и в векторе с ряда, c=[А|Т], соответствующему коду LDPC, необходимо, чтобы удовлетворялось выражение Hc^T=0. Вектор Т ряда, который соответствует битам четности, составляющим вектор c=[A|T], удовлетворяющий выражению Hc^T=0, может быть получен последовательно (по очереди), путем установки элементов каждого ряда в 0, последовательно из элементов первого ряда вектора Hc^T столбца в выражении Hc^T=0, когда матрица H_T четности матрицы Н=[H_A|H_T] проверки на четность становится лестничной структурой, показанной на фиг.11.

На фиг.12 показана схема, иллюстрирующая матрицу Н проверки на четность для кода LDPC, которая определена в стандарте DVB-T.2.

Вес столбца становится равным X в отношении КХ столбцов из первого столбца матрицы Н проверки на четность кода LDPC, определенного в стандарте DVB-T.2, становится равным 3 в отношении следующих КЗ столбцов, становится равным 2 в отношении следующих (М-1) столбцов и становится равным 1 в отношении конечного столбца.

Здесь KX+K3+М - 1+1 равно длине N кода.

На фиг.13 показана схема, иллюстрирующая номера KX, K3, и М столбов, и вес X столбца относительно каждой скорости r кодирования кода LDPC, определенной в стандарте DVB-T.2.

В стандарте DVB-T.2 определены коды LDPC, которые имеют длину N кода 64800 битов и 16200 битов.

Что касается кода LDPC, имеющего длину N кода 64800 битов, определены 11 скоростей кодирования (номинальных скоростей), таких 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10. Что касается кода LDPC, имеющего длину N кода 16200 битов, определены 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9.

Далее, длина N кода для 64800 битов называется 64 килобита, и длина N кода для 16200 битов называется 16 килобит.

Что касается кода LDPC, известно, что частота ошибки будет низкой в знаковом бите, соответствующем столбцу, в котором вес столбца матрицы Н проверки на четность велик.

В матрице Н проверки на четность, которая показана на фиг.12 и 13, и которая определена в стандарте DVB-T.2, вес столбца для столбца на головной стороне (левая сторона) проявляет тенденцию быть большим. Поэтому, что касается кода LDPC, соответствующего матрице Н проверки на четность, знаковый бит головной стороны проявляет тенденцию быть сильным для ошибки (здесь присутствует устойчивость к ошибкам), и знаковый бит на оконечной стороне проявляет тенденцию быть слабым в отношении ошибки.

Далее, на фиг.14 иллюстрируется компоновка (сигнальных точек, соответствующих) 16 символов на плоскости IQ, где выполняют 16QAM с помощью кодера 117 QAM по фиг.8.

Таким образом, в позиции А на фиг.14 иллюстрируются символы 16QAM DVB-T.2.

В 16QAM, один символ представлен 4 битами и существуют 16 (=2⁴) символов. Эти 16 символов расположены таким образом, что произведение направления i × направление Q становится квадратной формой 4×4, на основе начальной точки плоскости IQ.

Если (i+1)-й бит из старших значащих битов в строке битов, представленной одним символом, будет представлен в качестве бита y_i, 4 бита, представленные одним символом 16QAM, могут быть представлены, в качестве битов y₀, y₁, y₂ и y₃, соответственно, последовательно от старших значащих битов. Когда способ модуляции представляет собой 16QAM, 4 бита знаковых битов кода LDPC становятся символом (значение символа) из 4 битов y₀-y₃ (преобразованных в символы).

В позиции В на фиг.14 иллюстрируются границы битов в отношении каждого из 4 битов (ниже также называются символьными битами) y₀-y₃, представленными символом 16QAM.

Здесь границы битов в отношении символьного бита y_i (на фиг.14, i=0, 1, 2 и 3) означают границу символа, в которой символьный бит y_i бита становится равным 0 и символа, в котором символьный бит y_i становится равным 1.

Как показано в позиции В на фиг.14, только одно место на оси Q в плоскости IQ становится границей бита в отношении старшего значащего бита y₀ 4 символьных битов y₀-y₃, представленных символом 16QAM, и только одно место на оси i плоскости IQ становится границей бита в отношении второго (второго из старших значащих битов) символьного бита y₁.

Что касается третьего символьного бита y₂, два места в месте между первым и вторым столбцами с левой стороны и в месте между третьим и четвертым столбцами, среди символов 4×4, становятся границами бита.

Что касается четвертого символьного бита y₃, два места в месте между первым и вторым рядами с верхней стороны и в месте между третьим и четвертыми рядами среди символа 4×4 становятся границами бита.

В символьных битах y_i, которые представлены символами, когда количество символов от границ битов велико, трудно генерировать ошибку (вероятность ошибки низка), и когда количество символов близких к границам битов велико, ошибка может быть легко сгенерирована (вероятность ошибки высока).

Если биты (устойчивые в отношении ошибки), в которых ошибку трудно сгенерировать, называются "сильными битами", и биты (слабые в отношении ошибки), в которых ошибка может быть легко сгенерирована, называются "слабыми битами", в отношении 4 символьных битов y₀-y₃ символов 16QAM, наиболее значимые символьные биты y₀, и второй символьный бит y₁ становятся сильными битами, и третий символьный бит y₂, и четвертый символьный бит y₃ становятся слабыми битами.

На фиг.15-17 иллюстрируется компоновка (сигнальные точки, соответствующие) 64 символов на плоскости IQ, то есть, символы 16QAM для DVB-T.2, когда 64QAM выполняются кодером 117 QAM по фиг.8.

В 64QAM, один символ представляет 6 битов, и существуют 64 (=2б) символов. 64 символа расположены таким образом, что произведение направления i × направление Q становится квадратной формой 8×8, на основе исходной точки плоскости IQ.

Символьные биты одного символа 64QAM могут быть представлены, в качестве битов y₀, y₁, y₂, y₃, y₄ и y₅, последовательно от старших значащих битов. Когда способ модуляции представляет собой 64QAM, 6 битов для знаковых битов кода LDPC становятся символом символьных битов y₀-y₅ из 6 битов.

Здесь, на фиг.15 иллюстрируются границы бита в отношении каждого из старшего значащего символьного бита y₀, и второго символьного бита yi среди символьных битов y₀-y₅ для символа 64QAM, на фиг.16 иллюстрируются границы бита в отношении каждого из третьего символьного бита y₂ и четвертого символьного бита y₃, и на фиг.17 представлены границы бита в отношении каждого из пятого символьного бита y₄ и шестого символьного бита y₅.

Как показано на фиг.15, граница бита в отношении каждого из старшего значащего символьного бита y₀ и второго символьного бита y₁ становится одним местом. Как показано на фиг.16, границы бита в отношении каждого третьего символьного бита y₂ и четвертого символьного бита y₃ становятся двумя местами. Как представлено на фиг.17, границы бита в отношении каждого из пятого символьного бита y₄ и шестого символьного бита y₅ становятся четырьмя местами.

Поэтому, что касается символьных битов y₀-y₅ для символа 64QAM, старший значащий символьный бит y₀, и второй символьный бит y₁ становятся сильными битами, и третий символьный бит y₂, и четвертый символьный бит y₃ становятся следующими сильными битами. Кроме того, пятый символьный бит y₄ и шестой символьный бит y₅ становятся слабыми битами.

По фиг.14 и 15-17 можно узнать, что в отношении символьных битов для символа ортогональной модуляции биты высокого порядка проявляют тенденцию становиться сильными битами, и биты низкого порядка проявляют тенденцию становиться слабыми битами.

Здесь, как описано на фиг.12 и 13 в отношении кода LDPC, выводимого кодером 115 LDPC (фиг.8), существуют знаковые биты, сильные в отношении ошибки, и знаковые биты, слабые в отношении ошибки.

Как описано со ссылкой на фиг.14-17, в отношении символьных битов для символа ортогональной модуляции, выполняемой кодером 117 QAM, существуют сильные биты и слабые биты.

Поэтому, если знаковые биты кода LDPC, слабые для ошибки, будут выделены для слабых символьных битов ортогональной модуляции, устойчивость к ошибке будет в целом понижена.

Поэтому предполагается перемежитель, который выполняет перемежение знаковых битов кода LDPC таким образом, что знаковые биты кода LDPC, слабые в отношении ошибки, выделяются для сильных битов (символьных битов) символа ортогональной модуляции.

Демультиплексор 25 по фиг.9 может выполнять обработку перемежителя.

На фиг.18 показана схема, иллюстрирующая обработку демультиплексора 25 по фиг.9.

Таким образом, в позиции А на фиг.18 иллюстрируется пример функциональной конфигурации демультиплексора 25.

Демультиплексор 25 состоит из запоминающего устройства 31 и модуля 32 взаимной замены.

Код LDPC поступает от кодера LDPC 115 в запоминающее устройство 31.

Запоминающее устройство 31 имеет емкость хранения для хранения MB битов в направлении ряда (горизонтальном направлении) и хранения N/(MB) битов в направлении столбца (вертикальном направлении). Запоминающее устройство 31 записывает знаковый бит кода LDPC, подаваемый на него в направлении столбца, считывает знаковые биты в направлении ряда и подает знаковые биты на модуль 32 взаимной замены.

Здесь N (=длина K информации + длина M четности) представляет длину кода для кода LDPC, как описано выше.

Кроме того, m представляет количество битов для знаковых битов кода LDPC, которые становятся одним символом и b представляет кратное число, которое является заданным положительным целым числом и используется для выполнения умножения на целое число m. Как описано выше, демультиплексор 25 символизирует знаковые биты для кода LDPC. Однако кратное число b представляет количество символов, полученных, используя однократное преобразование символов демультиплексора 25.

На фиг.18 иллюстрируется пример конфигурации демультиплексора 25, когда способ модуляции представляет собой 64QAM. Поэтому количество m битов для знаковых битов кода LDPC, которое становится одним символом, составляет 6 битов.

Кроме того, на фиг.18, кратное число b становится равным 1. Поэтому, запоминающее устройство 31 имеет емкость, в которой направление столбца × направление ряда представляет собой N/(6×1)×(6×1) битов.

Здесь область хранения запоминающего устройства 31, в котором направление ряда представляет собой 1 бит, и которая продолжается в направлении столбца, соответствующим образом называется ниже столбцом. В позиции А на фиг.18 запоминающее устройство 31 состоит из 6 (=6×1) столбцов.

В демультиплексоре 25 запись знаковых битов кода LDPC в направлении вниз (направление столбца) с верхней стороны столбцов, составляющих запоминающее устройство 31, выполняют в направлении столбцов в направлении направо с левой стороны.

Кроме того, если запись знаковых битов заканчивается снизу самого правого столбца, знаковые биты считывают в модуле по 6 битов (MB битов) в направлении ряда от первого ряда всех столбцов, составляющих запоминающее устройство 31, и поступают на модуль 32 взаимной замены.

Модуль 32 взаимной замены выполняет обработку взаимной замены для положения взаимной замены знаковых битов для 6 битов из запоминающего устройства 31 и выводит 6 битов, полученных в результате этого, как 6 символьных битов, представляющих один символ 64QAM, у₀, y₁, y₂, y₃, y₄ и y₅.

Таким образом, знаковые биты из MB битов (в данном случае, 6 битов) считывают из запоминающего устройства 31 в направлении ряда. Однако, если i-й (i=0, 1, и MB - 1) бит из старших значащих битов, среди знаковых битов MB битов, считываемых из запоминающего устройства 31, будет представлен в качестве бита b_i, знаковые биты из 6 битов, которые считывают из запоминающего устройства 31 в направлении ряда, могут быть представлены в качестве битов b₀, b₁, b₂, b₃, b₄ и b₅, последовательно от старшего значащего бита.

Что касается веса столбцов, описанного на фиг.12 и 13, знаковый бит в направлении бита b₀ становится знаковым битом, сильным в отношении ошибки, и знаковый бит в направлении бита b₅ становится знаковым битом, слабым для ошибки.

Модуль 32 взаимной замены может выполнять обработку взаимной замены для взаимной замены положения знаковых битов b₀-b₅ для 6 битов из запоминающего устройства 31, таким образом, что знаковые биты, слабые для ошибки среди знаковых битов b₀-b₅ из 6 битов из запоминающего устройства 31, будут выделены для сильных битов среди символьных битов y₀-y₅ одного символа 64QAM.

Здесь, в качестве способов взаимной замены, для взаимной замены знаковых битов b₀-b₅ среди 6 битов из запоминающего устройства 31, и выделения знаковых битов b₀-b₅ из 6 битов для 6 символьных битов y₀-y₅, представляющих один символ 64QAM, различные способы предлагаются в разных компаниях.

В позиции В на фиг.18 иллюстрируется первый способ взаимной замены, в позиции С на фиг.18 иллюстрируется второй способ взаимной замены, и в позиции D на фиг.18 иллюстрируется третий способ взаимной замены, соответственно.

В позиции В на фиг.18 - в позиции D на фиг.18 (и на фиг.19, которая будет описана ниже), отрезок линии, соединяющий b_i и y_j, означает, что знаковый бит b_i выделен для символьного бита y_i (взаимно соединенного с положением символьного бита y_j).

Как и в первом способе взаимной замены, в позиции В на фиг.18, предполагается, что будет принят любой один из трех видов способов взаимной замены. В качестве второго способа взаимной замены в позиции С на фиг.18, предполагается, что будет принят любой один из двух видов способов взаимной замены.

Что касается третьего способа взаимной замены, показанного в позиции D на фиг.18, предлагается последовательный выбор шести видов способов взаимной замены и способов использования взаимной замены.

На фиг.19 иллюстрируется пример конфигурации демультиплексора 25, когда способ модуляции представляет собой 64QAM (поэтому, бит номер m значащих битов кода LDPC, отображают на один символ из 6 битов, аналогично фиг.18), и кратное число b равно 2, и четвертый способ взаимной замены.

Когда кратное число b равно 2, запоминающее устройство 31 имеет емкость хранения, в которой направление столбцов × направление рядов составляет N/(6×2)×(6×2) битов и состоит из 12(=6×2) столбцов.

В позиции А на фиг.19 иллюстрируется последовательность записи кода LDPC в запоминающее устройство 31.

В демультиплексоре 25, как описано со ссылкой на фиг.18, запись знаковых битов кода LDPC в направлении вниз (направление столбца) с верхней стороны столбцов, составляющих запоминающее устройство 31, выполняют в направлении столбцов, в направлении направо с левой стороны.

Кроме того, если запись знаковых битов заканчивается до нижней части самого правого столбца, знаковые биты считывают в модуле по 12 битов (MB битов) в направлении ряда от первого ряда всех столбцов, составляющих запоминающее устройство 31, и их подают на модуль 32 взаимной замены.

Модуль 32 взаимной замены выполняет обработку взаимной замены, для положения взаимной замены знаковых битов для 12 битов из запоминающего устройства 31, используя четвертый способ взаимной замены и выводит 12 битов, полученных в результате этого, как 12 битов, представляющих два символа (b символов) 64QAM, то есть шесть символьных битов y₀, y₁, y₂, y₃, y₄ и y₅, представляющих один символ 64QAM, и шесть символьных битов, представляющих следующий один символ, y₀, y₁, y₂, y₃, y₄ и y₅.

Здесь, в позиции В на фиг.19 иллюстрируется четвертый способ взаимной замены обработки взаимной замены, выполняемой модулем 32 взаимной замены, показанным в позиции А на фиг.19.

Когда кратное число b равно 2 (или 3, или более), при обработке взаимной замены, знаковые биты из MB битов выделяют символьным битам из MB битов для b последовательных символов. В следующем описании, включая в себя описание фиг.19, (i+1)-й бит из старших значащих битов символьных битов среди MB битов для b последовательных символов представлен, в качестве бита (символьного бита) y_i, для удобства описания.

Соответствующий способ взаимной замены, то есть, улучшение частоты ошибок в канале передачи данных AWGN, может быть разным, в соответствии со скоростью кодирования или длиной кодирования кода LDPC и способа модуляции, и т.п.

Перемежение четности

Далее, перемежение четности, выполняемое перемежителем 23 четности на фиг.9, будет описано со ссылкой на фиг.20-22.

На фиг.20 иллюстрируется (часть) графа Таннера матрицы проверки на четность кода LDPC.

Как показано на фиг.20, если множество, такое как два переменных узла среди (знаковых битов, соответствующих) переменных узлов, подключенных к проверочному узлу одновременно, становятся ошибкой, такой как удаление, проверочный узел возвращает сообщение, в котором вероятность значения, равного 0, и вероятность значения, равного 1, равны друг другу, во все переменные узлы, соединенные с проверочным узлом. По этой причине, если множество переменных узлов, соединенных с тем же проверочным узлом, одновременно становятся удалением и т.п., ухудшаются характеристики декодирования.

В то же время код LDPC, который выводится кодером 115 LDPC на фиг.8 и определен в стандарте DVB-T.2, представляет собой код IRA, и матрица четности H_T среди матриц Н проверки на четность становится лестничной структурой, как показано на фиг.11.

На фиг.21 иллюстрируется матрица H_T четности, которая становится лестничной структурой, и граф Таннера, соответствующий матрице H_T четности.

Таким образом, в позиции А на фиг.21 иллюстрируется матрица H_T четности, которая становится лестничной структурой, и в позиции В на фиг.21 иллюстрируется граф Таннера, соответствующий матрице H_T четности в позиции А на фиг.21.

В матрице H_T четности, имеющей лестничную структуру, в каждом ряду элементы 1 расположены рядом друг с другом (за исключением первого ряда). По этой причине, в графе Таннера матрицы H_T четности, два соседних переменных узла, которые соответствуют столбцам двух соседних элементов, значения которых представляют значения в матрице H_T четности, равны 1, соединены с одним и тем же проверочным узлом.

Поэтому, если биты четности, соответствующие двум соседним переменным узлам, описанным выше, одновременно становятся ошибкой, из-за пакетной ошибки или удаления и т.п., проверочный узел, который соединен с двумя переменными узлами (переменным узлами, из которых получают сообщения, используя биты четности), соответствующие двум битам четности, которые становятся ошибкой, возвращает сообщение, в котором вероятность того, что значение равно 0, и вероятность того, что значение равно 1, равны друг другу, на переменные узлы, соединенные с проверочным узлом. По этой причине, характеристика декодирования ухудшается. Когда длина пакета (количество битов четности, которые становятся последовательной ошибкой) велика, количество проверочных узлов, возвращающих сообщения равной вероятности, увеличивается, и характеристики декодирования дополнительно ухудшаются.

Поэтому перемежитель 23 четности (фиг.9) выполняет перемежение четности для перемежения битов четности кода LDPC от кодера 115 LDPC в положения других битов четности, для предотвращения ухудшения характеристик декодирования.

На фиг.22 иллюстрируется матрица H_T четности для матрицы Н проверки на четность, соответствующей коду LDPC, после перемежения четности, выполненного перемежителем 23 четности на фиг.9.

Здесь информационная матрица H_A в матрице Н проверки на четность, соответствующая коду LDPC, который выводится кодером 115 LDPC, и которая определена в стандарте DVB-T.2, становится циклической структурой.

Циклическая структура означает структуру, в которой определенные столбцы соответствуют столбцам, полученным в результате циклического сдвига другого столбца. Например, циклическая структура включает в себя структуру, в которой положение 1 каждого столбца среди столбцов Р становится положением, полученным в результате циклического сдвига первого столбца из Р столбцов в направлении столбцов на величину, пропорциональную значению q, полученному путем деления длины М четности, для каждого из Р столбцов. Далее Р столбцы в циклической структуре, соответственно, называются количеством столбцов модуля циклической структуры.

Что касается кода LDPC, который определен в стандарте DVB-T.2, существуют два вида кодов LDPC, которые имеют длины N кодов 64800 битов и 16200 битов, как показано на фиг.12 и 13. В обоих из двух видов кодов LDPC количество Р столбцов модуля циклической структуры определяют, как 360, что представляет собой один из делителей длины М четности, кроме 1 и М.

Кроме того, длина М четности становится другим значением, чем простые числа, представленные выражением M=q×P=q×360, используя значение q, разное в соответствии со скоростью кодирования. Поэтому, аналогично количеству Р столбцов модуля циклической структуры, значение q представляет собой другое значение, чем 1 и М, среди делителей длины М четности, и его получают путем деления длины М четности на количество Р столбцов модуля циклической структуры (произведение Р и q, которое представляют собой делители длины М четности, становится длиной М четности).

Как описано выше, если длина информации установлена равной K, целое число, равное или больше, чем 0, и меньше, чем Р, установлено, как x, и целое число, равное или больше 0 и меньше, чем q, установлено, как у, перемежитель 23 четности выполняет перемежение (K+qx+y+1)-го знакового бита среди знаковых битов кода LDPC для битов N в положении (K+Ру+х+1)-ого знакового бита, в качестве перемежителя четности.

Поскольку как (K+qx+y+1)-й знаковый бит, так и (K+Py+x+1)-й знаковый бит, представляют собой знаковые биты после (K+1)-го знакового бита, оба (K+qx+y+1)-й знаковый бит и (K+Py+x+1)-й знаковый бит представляют собой биты четности. Поэтому, в соответствии с перемежением четности, положение бита четности кода LDPC перемещается.

В соответствии с перемежением четности, (биты четности, соответствующие) переменные узлы, подключенные к одному и тому же проверочному узлу, разделяются по количеству Р столбцов модуля циклической структуры, то есть, по 360 битов в данном случае. По этой причине, когда длина пакета составляет меньше чем 360 битов, может быть предотвращено одновременное возникновение ошибки во множестве переменных узлов, соединенных с одним и тем же проверочным узлом, в результате, устойчивость к пакетным ошибкам может быть повышена.

Код LDPC после перемежения четности, для перемежения (K+qx+y+1)-го знакового бита в положение (K+Py+x+1)-го знакового бита соответствует коду LDPC матрицы проверки на четность (ниже также называется преобразованной матрицей проверки на четность), полученной, в результате выполнения замены столбца для замены (K+qx+y+1)-го столбца исходной матрицы Н проверки на четность на (K+Py+x+1)-й столбец.

Кроме того, в матрице четности для матрицы преобразования проверки на четность, как показано на фиг.22, появляется псевдоциклическая структура, которая использует Р столбцов (на фиг.22, 360 столбцов), как модуль.

Здесь псевдоциклическая структура означает структуру, в которой циклическая структура сформирована за исключением ее части. Матрица преобразования проверки на четность, полученная в результате выполнения замены столбца, соответствующая перемежению четности в отношении матрицы проверки на четность кода LDPC, определенного в стандарте DVB-T.2, становится псевдоциклической структурой, не (идеальной) циклической структурой, поскольку в количестве элементов, равных 1, не хватает одного (существуют элементы, равные 0) на участке (матрица сдвига, которая будет описана ниже) из 360 рядов × 360 столбцов ее правого углового участка.

Матрица преобразования проверки на четность по фиг.22 становится матрицей, которую получают в результате выполнения замены столбца, соответствующего перемежению четности, и замены (замены рядов) для ряда, для конфигурирования матрицы преобразования проверки на четность на составляющую матрицу, которая будет описана ниже в отношении исходной матрицы Н проверки на четность. Перемежение со скручиванием столбцов

Далее, будет описано перемежение со скручиванием столбцов, соответствующее обработке изменения компоновки с помощью перемежителя 24 со скручиванием столбцов по фиг.9, со ссылкой на фиг.23-26.

В устройстве 11 передачи по фиг.8, один или больше битов среди знаковых битов кода LDPC передают, как один символ. Таким образом, когда два бита для знаковых битов устанавливают, как один символ, QPSK используют, в качестве способа модуляции, и когда четыре бита среди знаковых битов устанавливают, как один символ, используется 16QAM, в качестве способа модуляции.

Когда два или больше бита среди знаковых битов передают, как один символ, если удаление и т.п. будет сгенерировано в определенном символе, все знаковые биты этого символа становятся битами с ошибкой (удаление).

Поэтому необходимо предотвратить соединение переменных узлов, соответствующих знаковым битам одного символа с одним и тем же проверочным узлом, для уменьшения вероятности того, что (знаковых битов, соответствующих) множество переменных узлов, соединенных с одним и тем же проверочным узлом, одновременно станут удалением, для улучшения характеристик декодирования.

В то же время, как описано выше, в матрице Н проверки на четность кода LDPC, который выводится кодером 115 LDPC и который определен в стандарте DVB-T.2, информационная матрица H_A имеет циклическую структуру, и матрица H_T четности имеет лестничную структуру. Как описано со ссылкой на фиг.22, в матрице преобразования проверки четности, которая становится матрицей проверки на четность кода LDPC после перемежения четности, циклическая структура (точнее, псевдоциклическая структура, как описано выше) появляется в матрице четности.

На фиг.23 иллюстрируется матрица преобразования проверки на четность.

Таким образом, в позиции А на фиг.23 иллюстрируется матрица преобразования проверки на четность для матрицы Н проверки на четность кода LDPC, в которой длина N кода составляет 64800 битов, и скорость (r) кодирования равна 3/4.

В позиции А на фиг.23, в матрице преобразования проверки на четность, в положении элемента, в котором значение становится равным 1, показана посредством точки (·).

В позиции В на фиг.23 иллюстрируется обработка, выполняемая демультиплексором 25 (фиг.9) в отношении кода LDPC матрицы преобразования проверки на четность, показанной в позиции на фиг.23, которая представляет собой код LDPC после перемежения четности.

В позиции В на фиг.23, способ модуляции устанавливают для 16QAM и знаковые биты кода LDPC, после перемежения четности, записывают в направлении столбца в четырех столбцах, составляющих запоминающее устройство 31 демультиплексора 25.

Знаковые биты, которые записаны в направлении столбца в четырех столбцах, составляющих запоминающее устройство 31, считывают в модуле из четырех битов, в направлении ряда, и они становятся одним символом.

В этом случае, знаковые биты В₀, B₁, В₂ и В₃ четырех битов, которые становятся одним символом, могут стать знаковыми битами, соответствующими 1 в любом одном ряду матрицы преобразования проверки на четность, показанной в позиции А на фиг.23, и переменные узлы, которые соответствуют знаковым битам В₀, В₁, В₂ и В₃, соединены с одним и тем же проверочным узлом.

По этой причине, когда знаковые биты В₀, B₁, В₂ и В₃ из четырех битов одного символа становятся знаковыми битами, соответствующими 1, в любом ряду преобразования матрицы проверки на четность, если удаление будет сгенерировано в символе, соответствующее сообщение может не быть получено в том же проверочном узле, с которым соединены переменные узлы, соответствующие знаковым битам В₀, В₁, В₂ и B₃. В результате, ухудшаются характеристики декодирования.

Что касается скоростей кодирования, других, кроме 3/4, множество знаковых битов, соответствующих множеству переменных узлов, подключенных к одному и тому же проверочному узлу, могут стать одним символом 16QAM, аналогично представленному выше случаю.

Поэтому перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов для перемежения знаковых битов кода LDPC после перемежения четности из перемежителя 23 четности, таким образом, что множество знаковых битов, соответствующих 1 в любом одном ряду преобразования матрицы проверки на четность, не включено в один символ.

На фиг.24 показана схема, иллюстрирующая перемежение со скручиванием столбцов.

Таким образом, на фиг.24 иллюстрируется запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25.

Как описано со ссылкой на фиг.18, запоминающее устройство 31 имеет емкость для хранения mb битов в столбце (вертикальное) направление и для хранения N/(mb) битов в строке (горизонтальное) направление, и состоит из MB столбцов. Кроме того, перемежитель 24 со скручиванием столбцов записывает знаковые биты кода LDPC в направлении столбца в отношении запоминающего устройства 31, управляет положением начала записи, когда знаковые биты считывают в направлении ряда, и выполняет перемежение со скручиванием столбцов.

Таким образом, в перемежителе 24 со скручиванием столбцов, положение начала записи, для начала записи знаковых битов, соответствующим образом изменяют относительно каждого из множества столбцов, таким образом, что множество знаковых битов, считываемых в направлении ряда и становящихся одним символом, не становятся знаковыми битами, соответствующими 1 в любом одном ряду преобразования матрицы проверки на четность (знаковые биты кода LDPC размещены таким образом, что множество знаковых битов, соответствующих 1 в любом одном ряду матрицы проверки на четность, не будет включено в тот же символ).

Здесь, на фиг.24, иллюстрируется пример конфигурации запоминающего устройства 31, когда способ модуляции представляет собой 16QAM, кратное число b, описанное на фиг.18, равно 1. Поэтому номер m бита знаковых битов кода LDPC, который становится одним символом, составляет 4 бита, и запоминающее устройство 31 состоит из 4 (=mb) столбцов.

Перемежитель 24 со скручиванием столбцов выполняет запись знаковых битов кода LDPC (вместо демультиплексора 25 по фиг.18) в направлении вниз (направление столбцов) с верхней стороны четырех столбцов, составляющих запоминающее устройство 31, в направлении самых правых столбцов с левой стороны.

Кроме того, если запись знаковых битов заканчивается в самом правом столбце, перемежитель 24 со скручиванием столбцов считывает знаковые биты в модуле по четыре бита (mb битов) в направлении ряда от первого ряда всех столбцов, составляющих запоминающее устройство 31, и выводит эти знаковые биты, в качестве кода LDPC, после перемежения со скручиванием столбцов в модуле 32 взаимной замены (фиг.18 и 19) демультиплексора 25.

Однако, в перемежителе 24 со скручиванием столбцов, если адрес головного положения (верхней части) каждого столбца будет установлен равным 0, и адрес каждого положения направления столбца будет представлен увеличивающимся целым числом, положение начала записи устанавливают в положение, в котором адрес равен 0, для самого левого столбца. Положение начала записи устанавливают в положение, в котором адрес равен 2, для второго (с левой стороны) столбца. Положение начала записи устанавливают в положение, в котором адрес равен 4, для третьего столбца. Положение начала записи устанавливают в положение, в котором адрес равен 7, для четвертого столбца.

Что касается столбца, в котором положения начала записи представляют собой другие положения, чем положения, адрес которых равен 0, после записи знаковых битов в самом нижнем положении, положение возвращается к головному положению (положение с адресом 0), и выполняют запись в положении непосредственно перед положением начала записи. Затем выполняют запись относительно следующего (правого) столбца.

В результате выполнения перемежения со скручиванием столбцов, описанного выше, что касается кодов LDPC, которые определены в стандарте DVB-T.2, можно предотвратить то, что множество знаковых битов, соответствующих множеству переменных узлов, подключенных к одному и тому же проверочному узлу, станут символом 16QAM (будут включены в один и тот символ). В результате, могут быть улучшены рабочие характеристики декодирования в канале передачи данных, в котором присутствует удаление.

На фиг.25 представлена иллюстрация номера столбца для запоминающего устройства 31, необходимая для перемежения со скручиванием столбцов, и адрес положения начала записи для каждого способа модуляции, в отношении кодов LDPC по 11 скоростям кодирования, определенным в стандарте DVB-T.2 и имеющем длину кода N 64800.

Когда кратное число b равно 1, QPSK выполнен, как способ модуляции, и количество m битов одного символа равно 2 битам, в соответствии с фиг.25, запоминающее устройство 31 имеет два столбца, для хранения 2×1 (=mb) битов в направлении ряда и сохраняет 64800/(2×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца для двух столбцов в запоминающем устройстве 31 становится положением, в котором адрес равен 0, и положение начала записи второго столбца становится положением, в котором адрес равен 2, соответственно.

Например, когда любой один из первого - третьего способа взаимной замены по фиг.18 будет принят, как способ взаимной замены для обработки взаимной замены демультиплексора 25 (фиг.9), кратное число b становится равным 1.

Когда кратное число b равно 2, QPSK принимают, как способ модуляции, и количество m битов одного символа равно 2 битам, в соответствии с фиг.25, запоминающее устройство 31 имеет четыре столбца для хранения 2×2 битов в направлении ряда и сохраняет 64800/(2×2) бита в направлении столбца.

Кроме того, положение начала записи первого столбца из четырех столбцов запоминающего устройства 31 становится положением, в котором адрес равен 0, положение начала записи второго столбца становится положением, в котором адрес равен 2, положение начала записи третьего столбца становится положением, в котором адрес равен 4, и положение начала записи четвертого столбца становится положением, в котором адрес равен 7.

Например, когда четвертый способ взаимной замены по фиг.19 будет принят, в качестве способа взаимной замены для обработки взаимной замены демультиплексора 25 (фиг.9), кратное число b становится равным 2.

Когда кратное число b равно 1, принимают 16QAM, в качестве способа модуляции, и количество m битов одного символа составляет 4 бита, в соответствии с фиг.25, запоминающее устройство 31 имеет четыре столбца для хранения 4×1 битов в направлении ряда и сохраняет 64800/(4×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из четырех столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, в котором адрес равен 2, положение начала записи третьего столбца становится положением, адрес которого составляет 4, и положение начала записи четвертого столбца становится положением, в котором адрес равен 7, соответственно.

Когда кратное число b равно 2, 16QAM принимают, как способ модуляции, и количество m битов одного символа составляет 4 бита, в соответствии с фиг.25, запоминающее устройство 31 имеет восемь столбцов для хранения 4×2 битов в направлении ряда, и сохраняет 64800/(4×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из восьми столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 2, положение начала записи четвертого столбца становится положением, адрес которого составляет 4, положение начала записи пятого столбца становится положением, адрес которого составляет 4, положение начала записи шестого столбца становится положением, адрес которого составляет 5, положение начала записи седьмого столбца становится положением, адрес которого составляет 7, и положение начала записи восьмого столбца становится положением, адрес которого составляет 7.

Когда кратное число b равно 1, 64QAM принят как способ модуляции, и количество битов m одного символа составляет 6 битов, в соответствии с фиг.25, запоминающее устройство 31 имеет шесть столбцов для хранения 6x1 битов в направлении ряда и сохраняет 64800/(6×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из шести столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 2, положение начала записи третьего столбца становится положением, адрес которого составляет 5, положение начала записи четвертого столбца становится положением, адрес которого составляет 9, положение начала записи пятого столбца становится положением, адрес которого составляет 10, и положение начала записи шестого столбца становится положением, адрес которого составляет 13, соответственно.

Когда кратное число b равно 2, 64QAM принят как способ модуляции, и количество битов m одного символа составляет 6 битов, в соответствии с фиг.25, запоминающее устройство 31 имеет двенадцать столбцов для хранения 6×2 битов в направлении ряда и сохраняет 64800/(6×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца среди двенадцати столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 2, положение начала записи четвертого столбца становится положением, адрес которого составляет 2, положение начала записи пятого столбца становится положением, адрес которого составляет 3, положение начала записи шестого столбца становится положением, адрес которого составляет 4, положение начала записи седьмого столбца становится положением, адрес которого составляет 4, положение начала записи восьмого столбца становится положением, адрес которого составляет 5, положение начала записи девятого столбца становится положением, адрес которого составляет 5, положение начала записи десятого столбца становится положением, адрес которого составляет 7, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 8, и положение начала записи двенадцатого столбца становится положением, адрес которого составляет 9, соответственно.

Когда кратное число b равно 1, 256QAM принят как способ модуляции, и количество битов m одного символа составляет 8 битов, в соответствии с фиг.25, запоминающее устройство 31 имеет восемь столбцов для хранения 8×1 битов в направлении ряда и сохраняет 64800/(8×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из восьми столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 2, положение начала записи четвертого столбца становится положением, адрес которого составляет 4, положение начала записи пятого столбца становится положением, адрес которого составляет 4, положение начала записи шестого столбца становится положением, адрес которого составляет 5, положение начала записи седьмого столбца становится положением, адрес которого составляет 7, и положение начала записи восьмого столбца становится положением, адрес которого составляет 7, соответственно.

Когда кратное число b равно 2, 256QAM принят как способ модуляции, и количество битов m одного символа составляет 8 битов, в соответствии с фиг.25, запоминающее устройство 31 имеет шестнадцать столбцов для хранения 8×2 битов в направлении ряда и сохраняет 64800/(8×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из шестнадцати столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 2, положение начала записи третьего столбца становится положением, адрес которого составляет 2, положение начала записи четвертого столбца становится положением, адрес которого составляет 2, положение начала записи пятого столбца становится положением, адрес которого составляет 2, положение начала записи шестого столбца становится положением, адрес которого составляет 3, положение начала записи седьмого столбца становится положением, адрес которого составляет 7, положение начала записи восьмого столбца становится положением, адрес которого составляет 15, положение начала записи девятого столбца становится положением, адрес которого составляет 16, положение начала записи десятого столбца становится положением, адрес которого составляет 20, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 22, положение начала записи двенадцатого столбца становится положением, адрес которого составляет 22, положение начала записи тринадцатого столбца становится положением, адрес которого составляет 27, положение начала записи четырнадцатого столбца становится положением, адрес которого составляет 27, положение начала записи пятнадцатого столбца становится положением, адрес которого составляет 28, и положение начала записи шестнадцатого столбца становится положением, адрес которого составляет 32, соответственно.

Когда кратное число b равно 1, 1024QAM принят как способ модуляции, и количество битов m одного символа составляет 10 битов, в соответствии с фиг.25, запоминающее устройство 31 имеет десять столбцов для хранения 10×1 битов в направлении ряда и сохраняет 64800/(10×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из десяти столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 3, положение начала записи третьего столбца становится положением, адрес которого составляет 6, положение начала записи четвертого столбца становится положением, адрес которого составляет 8, положение начала записи пятого столбца становится положением, адрес которого составляет 11, положение начала записи шестого столбца становится положением, адрес которого составляет 13, положение начала записи седьмого столбца становится положением, адрес которого составляет 15, положение начала записи восьмого столбца становится положением, адрес которого составляет 17, положение начала записи девятого столбца становится положением, адрес которого составляет 18, и положение начала записи десятого столбца становится положением, адрес которого составляет 20, соответственно.

Когда кратное число b равно 2, 1024QAM принят как способ модуляции, и количество битов m одного символа составляет 10 битов, в соответствии с фиг.25, запоминающее устройство 31 имеет двадцать столбцов для хранения 10×2 битов в направлении ряда и сохраняет 64800/(10×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из двадцати столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 1, положение начала записи третьего столбца становится положением, адрес которого составляет 3, положение начала записи четвертого столбца становится положением, адрес которого составляет 4, положение начала записи пятого столбца становится положением, адрес которого составляет 5, положение начала записи шестого столбца становится положением, адрес которого составляет 6, положение начала записи седьмого столбца становится положением, адрес которого составляет 6, положение начала записи восьмого столбца становится положением, адрес которого составляет 9, положение начала записи девятого столбца становится положением, адрес которого составляет 13, положение начала записи десятого столбца становится положением, адрес которого составляет 14, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 14, положение начала записи двенадцатого столбца становится положением, адрес которого составляет 16, положение начала записи тринадцатого столбца становится положением, адрес которого составляет 21, положение начала записи четырнадцатого столбца становится положением, адрес которого составляет 21, положение начала записи пятнадцатого столбца становится положением, адрес которого составляет 23, положение начала записи шестнадцатого столбца становится положением, адрес которого составляет 25, положение начала записи семнадцатого столбца становится положением, адрес которого составляет 25, положение начала записи восемнадцатого столбца становится положением, адрес которого составляет 26, положение начала записи девятнадцатого столбца становится положением, адрес которого составляет 28, и положение начала записи двадцатого столбца становится положением, адрес которого составляет 30, соответственно.

Когда кратное число b равно 1, 4096QAM принят как способ модуляции, и количество битов m одного символа составляет 12 битов, в соответствии с фиг.25, запоминающее устройство 31 имеет двенадцать столбцов для хранения 12×1 битов в направлении ряда и сохраняет 64800/(12×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из двенадцати столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 2, положение начала записи четвертого столбца становится положением, адрес которого составляет 2, положение начала записи пятого столбца становится положением, адрес которого составляет 3, положение начала записи шестого столбца становится положением, адрес которого составляет 4, положение начала записи седьмого столбца становится положением, адрес которого составляет 4, положение начала записи восьмого столбца становится положением, адрес которого составляет 5, положение начала записи девятого столбца становится положением, адрес которого составляет 5, положение начала записи десятого столбца становится положением, адрес которого составляет 7, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 8, и положение начала записи двенадцатого столбца становится положением, адрес которого составляет 9, соответственно.

Когда кратное число b равно 2, 4096QAM принят как способ модуляции, и количество битов m одного символа составляет 12 битов, в соответствии с фиг.25, запоминающее устройство 31 имеет двадцать четыре для хранения 12 х 2 битов в направлении ряда и сохраняет 64800/(12×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из двадцати четырех столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 5, положение начала записи третьего столбца становится положением, адрес которого составляет 8, положение начала записи четвертого столбца становится положением, адрес которого составляет 8, положение начала записи пятого столбца становится положением, адрес которого составляет 8, положение начала записи шестого столбца становится положением, адрес которого составляет 8, положение начала записи седьмого столбца становится положением, адрес которого составляет 10, положение начала записи восьмого столбца становится положением, адрес которого составляет 10, положение начала записи девятого столбца становится положением, адрес которого составляет 10, положение начала записи десятого столбца становится положением, адрес которого составляет 12, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 13, положение начала записи двенадцатого столбца становится положением, адрес которого составляет 16, положение начала записи тринадцатого столбца становится положением, адрес которого составляет 17, положение начала записи четырнадцатого столбца становится положением, адрес которого составляет 19, положение начала записи пятнадцатого столбца становится положением, адрес которого составляет 21, положение начала записи шестнадцатого столбца становится положением, адрес которого составляет 22, положение начала записи семнадцатого столбца становится положением, адрес которого составляет 23, положение начала записи восемнадцатого столбца становится положением, адрес которого составляет 26, положение начала записи девятнадцатого столбца становится положением, адрес которого составляет 37, положение начала записи двадцатого столбца становится положением, адрес которого составляет 39, положение начала записи двадцать первого столбца становится положением, адрес которого составляет 40, положение начала записи двадцать второго столбца становится положением, адрес которого составляет 41, положение начала записи двадцать третьего столбца становится положением, адрес которого составляет 41, и положение начала записи двадцать четвертого столбца становится положением, адрес которого составляет 41, соответственно.

На фиг.26 иллюстрируется номер столбца запоминающего устройства 31, необходимого для перемежения со скручиванием столбцов, и адрес положения начала записи для каждого способа модуляции, относительно кодов LDPC для 10 скоростей кодирования, определенных в стандарте DVB-T.2 и имеющих длину N кода 16200.

Когда кратное число b равно 1, QPSK принимают как способ модуляции, и количество битов m одного символа составляет 2 бита, в соответствии с фиг.26, запоминающее устройство 31 имеет два столбца для хранения 2×1 битов в направлении ряда и сохраняет 16200/(2×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца двух столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, и положение начала записи второго столбца становится положением, адрес которого составляет 0, соответственно.

Когда кратное число b равно 2, QPSK принят как способ модуляции, и количество битов m одного символа составляет 2 бита, в соответствии с фиг.26, запоминающее устройство 31 имеет четыре столбца для хранения 2×2 битов в направлении ряда и сохраняет 16200/(2×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из четырех столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 2, положение начала записи третьего столбца становится положением, адрес которого составляет 3, и положение начала записи четвертого столбца становится положением, адрес которого составляет 3, соответственно.

Когда кратное число b равно 1, 16QAM принят как способ модуляции, и количество битов m одного символа составляет 4 бита, в соответствии с фиг.26, запоминающее устройство 31 имеет четыре столбца для хранения 4x1 битов в направлении ряда и сохраняет 16200/(4×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из четырех столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 2, положение начала записи третьего столбца становится положением, адрес которого составляет 3, и положение начала записи четвертого столбца становится положением, адрес которого составляет 3, соответственно.

Когда кратное число b равно 2, 16QAM принят как способ модуляции, и количество битов m одного символа составляет 4 бита, в соответствии с фиг.26, запоминающее устройство 31 имеет восемь столбцов для хранения 4×2 битов в направлении ряда и сохраняет 16200/(4×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из восьми столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 0, положение начала записи четвертого столбца становится положением, адрес которого составляет 1, положение начала записи пятого столбца становится положением, адрес которого составляет 7, положение начала записи шестого столбца становится положением, адрес которого составляет 20, положение начала записи седьмого столбца становится положением, адрес которого составляет 20, и положение начала записи восьмого столбца становится положением, адрес которого составляет 21, соответственно.

Когда кратное число b равно 1, 64QAM принят как способ модуляции, и количество битов m одного символа составляет 6 битов, в соответствии с фиг.26, запоминающее устройство 31 имеет шесть столбцов для хранения 6×1 битов в направлении ряда и сохраняет 16200/(6×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из шести столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 2, положение начала записи четвертого столбца становится положением, адрес которого составляет 3, положение начала записи пятого столбца становится положением, адрес которого составляет 7, и положение начала записи шестого столбца становится положением, адрес которого составляет 7, соответственно.

Когда кратное число b равно 2, 64QAM принят как способ модуляции, и количество битов m одного символа составляет 6 битов, в соответствии с фиг.26, запоминающее устройство 31 имеет двенадцать столбцов для хранения 6x2 битов в направлении ряда и сохраняет 16200/(6×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из двенадцати столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 0, положение начала записи четвертого столбца становится положением, адрес которого составляет 2, положение начала записи пятого столбца становится положением, адрес которого составляет 2, положение начала записи шестого столбца становится положением, адрес которого составляет 2, положение начала записи седьмого столбца становится положением, адрес которого составляет 3, положение начала записи восьмого столбца становится положением, адрес которого составляет 3, положение начала записи девятого столбца становится положением, адрес которого составляет 3, положение начала записи десятого столбца становится положением, адрес которого составляет 6, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 7, и положение начала записи двенадцатого столбца становится положением, адрес которого составляет 7, соответственно.

Когда кратное число b равно 1, 256QAM принят как способ модуляции, и количество битов m одного символа составляет 8 битов, в соответствии с фиг.26, запоминающее устройство 31 имеет восемь столбцов для хранения 8×1 битов в направлении ряда и сохраняет 16200/(8×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из восьми столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 0, положение начала записи четвертого столбца становится положением, адрес которого составляет 1, положение начала записи пятого столбца становится положением, адрес которого составляет 7, положение начала записи шестого столбца становится положением, адрес которого составляет 20, положение начала записи седьмого столбца становится положением, адрес которого составляет 20, и положение начала записи восьмого столбца становится положением, адрес которого составляет 21, соответственно.

Когда кратное число b равно 1, 1024QAM принят как способ модуляции, и количество битов m одного символа составляет 10 битов, в соответствии с фиг.26, запоминающее устройство 31 имеет десять столбцов для хранения 10×1 битов в направлении ряда и сохраняет 16200/(10×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из десяти столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 1, положение начала записи третьего столбца становится положением, адрес которого составляет 2, положение начала записи четвертого столбца становится положением, адрес которого составляет 2, положение начала записи пятого столбца становится положением, адрес которого составляет 3, положение начала записи шестого столбца становится положением, адрес которого составляет 3, положение начала записи седьмого столбца становится положением, адрес которого составляет 4, положение начала записи восьмого столбца становится положением, адрес которого составляет 4, положение начала записи девятого столбца становится положением, адрес которого составляет 5, и положение начала записи десятого столбца становится положением, адрес которого составляет 7, соответственно.

Когда кратное число b равно 2, 1024QAM принят как способ модуляции, и количество битов m одного символа составляет 10 битов, в соответствии с фиг.26, запоминающее устройство 31 имеет двадцать столбцов для хранения 10×2 битов в направлении ряда и сохраняет 16200/(10×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из двадцати столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 0, положение начала записи четвертого столбца становится положением, адрес которого составляет 2, положение начала записи пятого столбца становится положением, адрес которого составляет 2, положение начала записи шестого столбца становится положением, адрес которого составляет 2, положение начала записи седьмого столбца становится положением, адрес которого составляет 2, положение начала записи восьмого столбца становится положением, адрес которого составляет 2, положение начала записи девятого столбца становится положением, адрес которого составляет 5, положение начала записи десятого столбца становится положением, адрес которого составляет 5, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 5, положение начала записи двенадцатого столбца становится положением, адрес которого составляет 5, положение начала записи тринадцатого столбца становится положением, адрес которого составляет 5, положение начала записи четырнадцатого столбца становится положением, адрес которого составляет 7, положение начала записи пятнадцатого столбца становится положением, адрес которого составляет 7, положение начала записи шестнадцатого столбца становится положением, адрес которого составляет 7, положение начала записи семнадцатого столбца становится положением, адрес которого составляет 7, положение начала записи восемнадцатого столбца становится положением, адрес которого составляет 8, положение начала записи девятнадцатого столбца становится положением, адрес которого составляет 8, и положение начала записи двадцатого столбца становится положением, адрес которого составляет 10, соответственно.

Когда кратное число b равно 1, 4096QAM принят как способ модуляции, и количество битов m одного символа составляет 12 битов, в соответствии с фиг.26, запоминающее устройство 31 имеет двенадцать столбцов для хранения 12×1 битов в направлении ряда и сохраняет 16200/(12×1) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из двенадцати столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 0, положение начала записи четвертого столбца становится положением, адрес которого составляет 2, положение начала записи пятого столбца становится положением, адрес которого составляет 2, положение начала записи шестого столбца становится положением, адрес которого составляет 2, положение начала записи седьмого столбца становится положением, адрес которого составляет 3, положение начала записи восьмого столбца становится положением, адрес которого составляет 3, положение начала записи девятого столбца становится положением, адрес которого составляет 3, положение начала записи десятого столбца становится положением, адрес которого составляет 6, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 7, и положение начала записи двенадцатого столбца становится положением, адрес которого составляет 7, соответственно.

Когда кратное число b равно 2, 4096QAM принят как способ модуляции, и количество битов m одного символа составляет 12 битов, в соответствии с фиг.26, запоминающее устройство 31 имеет двадцать четыре для хранения 12×2 битов в направлении ряда и сохраняет 16200/(12×2) битов в направлении столбца.

Кроме того, положение начала записи первого столбца из двадцати четырех столбцов запоминающего устройства 31 становится положением, адрес которого составляет 0, положение начала записи второго столбца становится положением, адрес которого составляет 0, положение начала записи третьего столбца становится положением, адрес которого составляет 0, положение начала записи четвертого столбца становится положением, адрес которого составляет 0, положение начала записи пятого столбца становится положением, адрес которого составляет 0, положение начала записи шестого столбца становится положением, адрес которого составляет 0, положение начала записи седьмого столбца становится положением, адрес которого составляет 0, положение начала записи восьмого столбца становится положением, адрес которого составляет 1, положение начала записи девятого столбца становится положением, адрес которого составляет 1, положение начала записи десятого столбца становится положением, адрес которого составляет 1, положение начала записи одиннадцатого столбца становится положением, адрес которого составляет 2, положение начала записи двенадцатого столбца становится положением, адрес которого составляет 2, положение начала записи тринадцатого столбца становится положением, адрес которого составляет 2, положение начала записи четырнадцатого столбца становится положением, адрес которого составляет 3, положение начала записи пятнадцатого столбца становится положением, адрес которого составляет 7, положение начала записи шестнадцатого столбца становится положением, адрес которого составляет 9, положение начала записи семнадцатого столбца становится положением, адрес которого составляет 9, положение начала записи восемнадцатого столбца становится положением, адрес которого составляет 9, положение начала записи девятнадцатого столбца становится положением, адрес которого составляет 10, положение начала записи двадцатого столбца становится положением, адрес которого составляет 10, положение начала записи двадцать первого столбца становится положением, адрес которого составляет 10, положение начала записи двадцать второго столбца становится положением, адрес которого составляет 10, положение начала записи двадцать третьего столбца становится положением, адрес которого составляет 10, и положение начала записи двадцати четвертых столбцов становится положением, адрес которого составляет 11, соответственно.

На фиг.27 показана блок-схема последовательности операций, иллюстрирующая обработку, выполняемую кодером LDPC 115, перемежителем 116 битов, и кодером QAM 117 по фиг.8.

Кодер 115 LDPC ожидает подачи целевых данных LDPC от кодера 114 ВСН. На этапе S101, кодер 115 LDPC кодирует целевые данные LDPC с кодом LDPC и подает код LDPC в перемежитель 116 битов. Обработка переходит на этап S102.

На этапе S102, перемежитель 116 битов выполняет перемежение битов относительно кода LDPC от кодера 115 LDPC и подает символ, полученный в результате преобразования в символы кода LDPC после перемежения битов, на кодер 117 QAM. Обработка переходит на этап S103.

Таким образом, на этапе S102, в перемежителе 116 битов (фиг.9), перемежитель 23 четности выполняет перемежение четности в отношении кода LDPC от кодера 115 LDPC и подает код LDPC после перемежения четности на перемежитель 24 со скручиванием столбцов.

Перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов в отношении кода LDPC из перемежителя 23 четности и подает этот код LDPC в демультиплексор 25.

Демультиплексор 25 выполняет обработку взаимной замены для взаимной замены знаковых битов кода LDPC после перемежения со скручиванием столбцов перемежителем 24 со скручиванием столбцов и делает знаковые биты, после взаимной замены символьными битами (битами, представляющие символ) для символа.

Здесь обработка взаимной замены, выполняемая демультиплексором 25, может быть выполнена, в соответствии с первым - четвертым способами взаимной замены, показанными на фиг.18 и 19, и может быть выполнена в соответствии с правилом выделения. Правило выделения представляет собой правило для выделения знаковых битов кода LDPC для символьных битов, представляющих символ, и подробно описано ниже.

Символ, который получают в результате обработки взаимной замены демультиплексором 25, подают из демультиплексора 25 на кодер 117 QAM.

На этапе S103, кодер 117 QAM отображает символ, подаваемый из демультиплексора 25, в сигнальную точку, определенную способом модуляции, для ортогональной модуляции, выполняемой кодером 117 QAM, выполняет ортогональную модуляцию, и подает данные, полученные в результате, на перемежитель 118 по времени.

Как описано выше, перемежение четности или перемежение со скручиванием столбцов выполняют таким образом, что устойчивость к удалению или пакетной ошибке, когда множество знаковых битов кода LDPC передают, как один символ, может быть улучшена.

Здесь, на фиг.9, перемежитель 23 четности, который представляет собой блок для выполнения перемежения четности и перемежитель 24 со скручиванием столбцов, который представляет собой блок для выполнения перемежения со скручиванием столбцов, сконфигурированы индивидуально для удобства описания. Однако перемежитель 23 четности и перемежитель 24 со скручиванием столбцов могут быть сконфигурированы, как единый блок.

Таким образом, как перемежение четности, так и перемежение со скручиванием столбцов могут быть выполнены в результате записи и считывания знаковых битов относительно запоминающего устройства и могут быть представлены матрицей, для преобразования адреса, по которому выполняют запись знаковых битов (адрес записи) в адрес для выполнения считывания знаковых битов (адрес считывания).

Поэтому, если будет получена матрица, полученная в результате умножения матрицы, представляющей перемежение четности, и матрицы, представляющей перемежение со скручиванием столбцов, знаковые биты преобразуют с помощью этой матрицы, выполняют перемежение четности, и может быть получен результат перемежения со скручиванием столбцов кода LDPC после перемежения четности.

В дополнение к перемежителю 23 четности и перемежителю 24 со скручиванием столбцов, демультиплексор 25 может быть выполнен как единый блок с ними.

Таким образом, обработка взаимной замены, выполняемая демультиплексором 25, может быть представлена матрицей для преобразования адреса записи запоминающего устройства 31, в котором содержится код LDPC, в адрес считывания.

Поэтому, если будет получена матрица, сформированная в результате умножения матрицы, представляющей перемежение четности, матрицы, представляющей перемежение со скручиванием столбцов, и матрицы, представляющей обработку взаимной замены, с помощью полученной матрицы, перемежение четности, перемежение со скручиванием столбцов и обработка взаимной замены могут быть выполнены совместно.

Может быть выполнено только одно из перемежения четности и перемежения со скручиванием столбцов, или оба перемежение четности и перемежение со скручиванием столбцов могут не быть выполнены.

Далее моделирование для измерения частоты ошибок (частота ошибочных битов), в отношении передающего устройства 11 на фиг.8, будет описано со ссылкой на фиг.28-30.

Моделирование выполняют, принимая канал передачи данных, в котором присутствует дрожание, имеющее D/U 0 дБ.

На фиг.28 иллюстрируется модель канала связи, который принят в результате моделирования.

Таким образом, в позиции А на фиг.28 иллюстрируется модель дрожания, которая принята при моделировании.

Кроме того, в позиции В на фиг.28 иллюстрируется модель канала связи, в котором присутствует дрожание, представленное моделью в позиции А на фиг.28.

В позиции В на фиг.28, Н обозначена модель дрожания, показанная в позиции А на фиг.28. Кроме того, в позиции В на фиг.28 N обозначена взаимная помеха между несущими (ICI). При моделировании ожидаемое значение Е [N²] мощности аппроксимировано в AWGN.

На фиг.29 и 30 иллюстрируется взаимоотношение частоты ошибок, полученной в результате моделирования, и Допплеровской частоты f_d дрожания.

На фиг.29 иллюстрируется взаимоотношение частоты ошибок и Допплеровской частоты f_d, когда способ модуляции представляет собой 16QAM, скорость (r) кодирования равна (3/4), и способ взаимной замены представляет собой первый способ взаимной замены. Кроме того, на фиг.30 иллюстрируется соотношение частоты ошибок и Допплеровской частоты f_d, когда способ модуляции представляет собой 64QAM, скорость (г) кодирования составляет (5/6), и способ взаимной замены представляет собой первый способ взаимной замены.

На фиг.29 и 30 толстой линией показана взаимосвязь частоты ошибок и Допплеровской частоты f_d, когда выполняется все перемежение четности, перемежение со скручиванием столбцов, и обработка взаимной замены, и тонкой линией показано соотношение частоты ошибок и Допплеровской частоты f_d, когда выполняется только обработка взаимной замены среди перемежения четности, перемежения со скручиванием столбцов и обработки взаимной замены.

На обеих фиг.29 и 30, можно видеть, что частота ошибок дополнительно улучшается (снижается), когда выполняются все перемежение четности, перемежение со скручиванием столбцов и обработка взаимной замены, по сравнению со случаем, когда выполняется только обработка взаимной замены. Пример конфигурации кодера LDPC 115

На фиг.31 показана блок-схема, иллюстрирующая пример конфигурации кодера 115 LDPC по фиг.8.

Кодер 122 LDPC по фиг.8 также выполнен аналогично.

Как описано на фиг.12 и 13, в стандарте DVB-T.2 определены коды LDPC, которые имеют две длины N кода 64800 битов и 16200 битов.

Что касается кода LDPC, имеющего длину N кода 64800 битов, определены 11 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10. Что касается кода LDPC, имеющего длину N кода 16200 битов, определены 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9 (фиг.12 и 13).

Например, кодер 115 LDPC может выполнять кодирование (кодирование с коррекцией ошибки), используя код LDPC для каждой скорости кодирования, имеющий длину N кода 64800 битов или 16200 битов, в соответствии с матрицей проверки Н на четность, подготовленной для каждой длины N кода и каждой скорости кодирования.

Кодер 115 LDPC состоит из модуля 601 обработки кодирования и модуля 602 хранения.

Модуль 601 обработки кодирования состоит из модуля 611 установки степени кодирования, модуля 612 считывания таблицы исходного значения, модуля 613 генерирования матрицы проверки на четность, модуля 614 считывания информационного бита, модуля 615 операций четности кодирования, модуля 616 управления. Модуль 601 обработки кодирования выполняет кодирование LDPC целевых данных LDPC, подаваемых на кодер 115 LDPC, и подает код LDPC, полученный, как результат его, в перемежитель 116 битов (фиг.8).

Таким образом, модуль 611 установки скорости кодирования устанавливает длину N кода и скорость кодирования кода LDPC, в соответствии с операцией оператора и т.п.

Модуль 612 считывания таблицы исходного значения считывает таблицу исходного значения матрицы проверки на четность, которая будет описана ниже, которая соответствует длине кода N и скорости кодирования, установленной модулем 611 установки скорости кодирования, из модуля 602 хранения.

Модуль 613 генерирования матрицы проверки на четность генерирует матрицу Н проверки на четность путем размещения элементов 1 информационной матрицы H_A, соответствующей длине информации K (=длина N информации - длина М четности) в соответствии с длиной N кода и скоростью кодирования, установленной модулем 611 установки скорости кодирования, в направлении столбца с периодом 360 столбцов (номер Р столбца модуля циклической структуры), на основе таблицы исходного значения матрицы проверки на четность, считываемой модулем 612 считывания таблицы исходного значения, и сохраняет матрицу Н проверки на четность в модуле 602 хранения.

Модуль 614 считывания информационного бита считывает (выделяет) информационные биты, соответствующие длине K информации, из целевых данных LDPC, подаваемых на кодер 115 LDPC.

Модуль 615 операций четности кодирования считывает матрицу Н проверки на четность, сгенерированную модулем 613 генерирования матрицы проверки на четность, из модуля 602 хранения, используя матрицу Н проверки на четность, вычисляет биты четности в отношении информационных битов, считанных модулем 614 считывания информационного бита на основе заданного выражения, и генерирует кодовое слово (код LDPC).

Модуль 616 управления управляет каждым блоком, составляющим модуль 601 обработки кодирования.

В модуле 602 хранения сохранено множество таблиц исходного значения матрицы проверки на четность, соответствующих множеству скоростей кодирования, и т.п. представленных на фиг.12 и 13, в отношении длин кода N, таких как 64800 битов и 16200 битов. Кроме того, модуль 602 хранения временно содержит данные, которые необходимы для обработки модуля 601 обработки кодирования.

На фиг.32 показана блок-схема последовательности операций, иллюстрирующая обработку кодера 115 LDPC по фиг.31.

На этапе S201, модуль 611 установки скорости кодирования определяет (устанавливает) длину N кода и скорость г кодирования, для выполнения кодирования LDPC.

На этапе S202, модуль 612 считывания таблицы исходного значения считывает заранее определенную таблицу исходного значения матрицы проверки на четность, соответствующую длине N кода, и скорость г кодирования, определенную модулем 611 установки скорости кодирования, из модуля 602 хранения.

На этапе S203, модуль 613 генерирования матрицы проверки на четность получает (генерирует) матрицу Н проверки на четность кода LDPC для длины N кода и скорости r кодирования, определенной модулем 611 установки скорости кодирования, используя таблицу исходного значения матрицы проверки на четность, считанную из модуля 602 хранения модулем 612 считывания таблицы исходного значения, подает матрицу проверки на четность на модуль 602 хранения, и сохраняет матрицу проверки на четность в модуле 602 хранения.

На этапе S204, модуль 614 считывания информационного бита считывает информационные биты для длины K (=N×r) информации, соответствующей длине N кода и скорости r кодирования, определенных модулем 611 установки скорости кодирования, из целевых данных LDPC, подаваемых на кодер 115 LDPC, считывает матрицу Н проверки на четность, полученную модулем 613 генерирования матрицы проверки на четность, из модуля 602 хранения, и подает эти информационные биты и матрицу проверки на четность на модуль 615 операций четности кодирования.

На этапе S205, модуль 615 операций четности кодирования последовательно выполняет операции с битами четности кодового слова с, которые удовлетворяет выражению (8).

В выражении (8), с представляет вектор ряда, как кодовое слово (код LDPC), и c^T представляет транспозицию вектора с ряда.

Как описано выше, когда часть информационных битов вектора с ряда, как код LDPC (одно кодовое слово) представлена вектором А вектора ряда, и часть битов четности представлена вектором Т ряда, вектор с ряда может быть представлен выражением c=[А|Т], используя вектор А ряда как информационные биты и вектор Т ряда в качестве битов четности.

В матрице Н проверки на четность и в векторе c=[А|Т] ряда, соответствующем коду LDPC, необходимо, чтобы удовлетворялось выражение Hc^T=0. Вектор Т ряда, который соответствует битам четности, составляющим вектор с ряда, вектор c=[А|Т] ряда, который удовлетворяет выражению Hc^T=0, может быть последовательно получен путем установки элементов каждого ряда в 0, последовательно от элементов первого ряда вектора Hc^T столбца в выражении Hc^T=0, когда матрица H_T четности в матрице Н=[H_A|H_T] проверки на четность становится лестничной структурой, показанной на фиг.11.

Если модуль 615 операций четности кодирования получает биты Т четности в отношении информационных битов А, модуль 615 операций четности кодирования выводит кодовое слово с=[А|Т], представленное информационными битами А и битами Т четности, как результат кодирования LDPC информационных битов А.

Затем, на этапе S206, модуль 616 управления определяет, закончено ли кодирование LDPC. Когда определяют на этапе S206, что кодирование LDPC не закончено, то есть, когда присутствуют целевые данные LDPC для выполнения кодирования LDPC, обработка возвращается на этап S201 (или этап S204). После этого обработка на этапах S201 (или S204) - S206 повторяется.

Когда определяют на этапе S206, что кодирование LDPC заканчивается, то есть, например, когда больше нет целевых данных LDPC для выполнения кодирования LDPC, кодер 115 LDPC прекращает обработку.

Как описано выше, подготавливают таблицу исходного значения матрицы проверки на четность, соответствующую каждой длине N кода при каждой скорости r кодирования, и кодер 115 LDPC выполняет кодирование LDPC для заданной длины N кода, и заданной скорости r кодирования, используя матрицу Н проверки на четность, сгенерированную из таблицы исходного значения матрицы проверки на четность, соответствующей заданной длине N кода и заданной скорости r кодирования.

Пример таблицы исходного значения матрицы проверки на четность

Таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 информационной матрицы H_A (фиг.10) матрицы Н проверки на четность, соответствующей длине К информации, в соответствии с длиной N кода и скоростью r кодирования кода LDPC (код LDPC, определенный матрицей Н проверки на четность) для каждых 360 столбцов (номер Р столбца модуля циклической структуры), и был заранее подготовлен для каждой матрицы Н проверки на четность для каждой длины N кода и каждой скорости г кодирования.

На фиг.33 показана схема, иллюстрирующая пример таблицы исходного значения матрицы проверки на четность.

Таким образом, на фиг.33 иллюстрируется таблица исходного значения матрицы проверки на четность в отношении матрицы Н проверки на четность, которая определена в стандарте DVB-T.2 и имеет длину N кода 16200 битов и скорость r кодирования (скорость кодирования в обозначении DVB-T.2), равную 1/4.

Модуль 613 генерирования матрицы проверки на четность (фиг.31) получает матрицу Н проверки на четность, используя таблицу исходного значения матрицы проверки на четность, следующим образом.

Таким образом, на фиг.34 иллюстрируется способ получения матрицы Н проверки на четность из таблицы исходного значения матрицы проверки на четность.

Таблица исходного значения матрицы проверки на четность по фиг.34 представляет собой таблицу исходного значения матрицы проверки на четность в отношении матрицы Н проверки на четность, которая определена в стандарте DVB-T.2 и имеет длину N кода 16200 битов, и скорость r кодирования 2/3.

Как описано выше, таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 информационной матрицы H_A (фиг.10), соответствующих длине K информации, в соответствии с длиной N кода и скоростью r кодирования кода LDPC для каждых 360 столбцов (количество Р столбцов модуля циклической структуры) и в ее i-м ряду, количество рядов (количество рядов, когда номер ряда первого ряда матрицы Н проверки на четность установлен в 0) элементов 1 среди (1+360×(i-1)-го столбца матрицы Н проверки на четность расположены по номеру веса столбца (1+360×(i-1)-го столбца.

Здесь, поскольку матрица H_T четности (фиг.10) матрицы Н проверки на четность, соответствующая длине М четности, определена, как показано на фиг.21, в соответствии с таблицей исходного значения матрицы проверки на четность, получают информационную матрицу Н_А (фиг.10) матрицы Н проверки на четность, соответствующую длине K информации.

Номер k+1 ряда таблицы исходного значения матрицы проверки на четность отличается, в соответствии с длиной K информации.

Взаимосвязь выражения (9) реализована между длиной K информации и номером k+1 ряда их таблицы исходного значения матрицы проверки на четность.

Здесь 360 в выражении (9) представляет собой номер Р столбца модуля циклической структуры, описанной на фиг.22.

В таблице исходного значения матрицы проверки на четность по фиг.34, 13 цифровых значений расположены от первого ряда до третьего ряда, и 3 цифровых значения расположены от четвертого ряда до (k+1)-го ряда (на фиг.34, 30-й ряд).

Поэтому, значения веса столбцов матрицы Н проверки на четность, полученные из таблицы исходного значения матрицы проверки на четность по фиг.34, представляют собой 13 от первого столбца до (1+360×(3-1)-1)-го столбца и представляют собой 3 от (1+360×(3-1))-ого столбца до K-го столбца.

Первый ряд таблицы исходного значения матрицы проверки на четность на фиг.34 становится 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, что показывает, что элементы рядов, имеющие номера рядов 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, равны 1 (и другие элементы равны 0), в первом столбце матрицы Н проверки на четность.

Кроме того, второй ряд таблицы исходного значения матрицы проверки на четность фиг.34 становится 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, что показывает, что элементы рядов, имеющие номера рядов 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108 равны 1, в 361 (=1+360×(2-1))-м ряду матрицы Н проверки на четность.

Как описано выше, таблица исходного значения матрицы проверки на четность представляет положения элементов 1 информационной матрицы H_A матрицы Н проверки на четность для каждых 360 столбцов.

Другие столбцы, кроме (1+360×(i-1))-го столбца матрицы Н проверки на четность, то есть, отдельные столбцы от (2+360 х (i - 1))-го столбца до (360×i)-го столбца расположены по циклическим элементам сдвига, равным 1 для (1+360×i-1))-го столбца, определенного по таблице исходного значения матрицы проверки на четность периодически в направлении из (направления вниз по столбцам), в соответствии с длиной М четности.

Таким образом, (2+360×(i-1))-й столбец получают путем циклического сдвига (1+360×(i-1))-го столбца в направлении вниз на М/360 (=q), и следующий (3+360×(i-1))-й столбец получают путем циклического сдвига (1+360×(i-1))-го столбца в направлении вниз на 2×М/360(=2×q) (полученного в результате циклического сдвига (2+360×(i-1))-го столбца в направлении вниз на М/360(=q)).

Если цифровое значение j-th столбца (j-й столбец с левой стороны) i-го ряда (i-й ряд в верхней стороны) таблицы исходного значения матрицы проверки на четность будет представлено, как hy, и номер ряда j-го элемента 1 w-го столбца матрицы Н проверки на четность будет представлен, как H_w-j, номер H_w-j ряда элемента 1 w-го столбца, который представляет собой другой столбец, чем (1+360×(i-1))-й столбец матрицы Н проверки на четность может быть получен с использованием выражения (10).

Здесь mod(x,y) означает остаток, получаемый при делении x на y.

Кроме того, Р представляет собой номер столбца модуля циклической структуры, описанной выше. Например, в стандарте DVB-T.2, Р равно 360, как описано выше. Кроме того, q представляет собой значение М/360, которое получают путем деления длины М четности на количество Р (=360) столбцов модуля циклической структуры.

Модуль 613 генерирования матрицы проверки на четность (фиг.31) устанавливает номера рядов элементов 1 (1+360×(i-1))-го столбца матрицы Н проверки на четность по таблице исходного значения матрицы проверки на четность.

Кроме того, модуль 613 генерирования матрицы проверки на четность (фиг.31) получает номер H_w-j ряда элемента 1 w-го столбца в другом столбце, чем (1+360×(i-1))-й столбец матрицы Н проверки на четность, в соответствии с выражением (10), и генерирует матрицу Н проверки на четность, в которой элемент полученного номера ряда установлен равным 1.

Соответствующий код LDPC, используемый исключительно для мобильного оконечного устройства

В то же время, если цифровая широковещательная передача, используемая исключительно для мобильного оконечного устройства, может быть выполнена с минимальным изменением спецификаций передающего устройства и приемного устройства на основе DVB-T.2, который представляет собой стандарт цифровой широковещательной передачи, используемой исключительно для стационарного оконечного устройства, цифровая широковещательная передача предпочтительна с точки зрения затрат.

Здесь, в DVB-T.2, определены коды LDPC, которые имеют две длины N кода 64 килобита и 16 килобитов.

Если код LDPC, определенный в DVB-T.2, адаптирован для цифровой широковещательной передачи, используемой исключительно для мобильного оконечного устройства, становится возможным уменьшить запоминающее устройство или задержку, необходимую для декодирования кода LDPC в большей степени для кода LDPC, имеющего короткую длину кода, чем для кода LDPC, имеющего большую длину кода. По этой причине, при цифровой широковещательной передаче, используемой исключительно для мобильного оконечного устройства, целесообразно применять код LDPC 16 килобит, который является кодом с короткой длиной среди кодов LDPC, имеющих две длины кода, определенные в DVB-T.2.

Однако в мобильном оконечном устройстве, для уменьшения нагрузки, необходимой для обработки, такой как декодирование кода LDPC, например, повторный подсчет декодирования (повторный подсчет С декодирования) кода LDPC может быть ограничен по сравнению со случаем стационарного оконечного устройства. Что касается цифровой широковещательной передачи, используемой исключительно для мобильного оконечного устройства, в коде LDPC 16 килобит, определенном в DVB-T.2, устойчивость к ошибке может быть недостаточной.

Поэтому устройство 11 передачи (фиг.7) может выполнять цифровую широковещательную передачу, используемую исключительно для мобильного оконечного устройства, применяя новый код LDPC 16 килобит/с, имеющий большую устойчивость к ошибке, чем код LDPC 16 килобит, определенный в DVB-T.2, как код LDPC (ниже также называется мобильным кодом LDPC), который соответствует цифровой широковещательной передаче, используемой исключительно для мобильного оконечного устройства.

В мобильном коде LDPC, с точки зрения поддержания совместимости с DVB-T.2 на как можно большем уровне, аналогично коду LDPC, определенному в DVB-T.2, матрица H_T четности матрицы Н проверки на четность имеет лестничную структуру (фиг.11).

Кроме того, в мобильном коде LDPC, аналогичном коду LDPC, определенному в DVB-T.2, матрица H_A информации матрицы Н проверки на четность имеет циклическую структуру, и номер Р столбца модуля циклической структуры также определен как 360.

На фиг.35-43 показаны схемы, иллюстрирующие примеры таблицы исходного значения матрицы проверки на четность (мобильного) кода LDPC, имеющего длину N кода 16 килобит/с, как описано выше.

Таким образом, на фиг.35 иллюстрируется таблица исходного значения матрицы проверки на четность в отношении матрицы Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 1/5.

На фиг.36 иллюстрируется таблица исходного значения матрицы проверки на четность в отношении матрицы Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 4/15.

На фиг.37 иллюстрируется таблица исходного значения матрицы проверки на четность в отношении матрицы Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 1/3.

На фиг.38 показана таблица исходного значения матрицы проверки на четность в отношении Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 2/5.

На фиг.39 показана таблица исходного значения матрицы проверки на четность в отношении Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 4/9.

На фиг.40 показана таблица исходного значения матрицы проверки на четность в отношении Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 7/15.

На фиг.41 показана таблица исходного значения матрицы проверки на четность в отношении Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 8/15.

На фиг.42 показана таблица исходного значения матрицы проверки на четность в отношении Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 3/5.

На фиг.43 показана таблица исходного значения матрицы проверки на четность в отношении Н проверки на четность, имеющей длину N кода 16 килобит и скорость r кодирования 2/3.

Для цифровой широковещательной передачи, используемой исключительно для мобильного оконечного устройства, кодер 115 LDPC (фиг.8 и 31) выполняет кодирование кода LDPC, имеющего длину N кода 16 килобит и любую из девяти видов скоростей r кодирования, равных 1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5 и 2/3, используя матрицу Н проверки четности, полученную из таблицы исходного значения матрицы проверки четности, показанной на фиг.35-43.

Коды LDPC, полученные с использованием матрицы Н проверки на четность, полученной из таблицы исходного значения матрицы проверки на четность, представленной на фиг.35-43, становятся кодами LDPC, обладающими высокими характеристиками.

Здесь код LDPC, имеющий более высокую характеристику, представляет собой код LDPC, который получают из соответствующей матрицы Н проверки на четность.

Кроме того, соответствующая матрица Н проверки на четность представляет собой матрицу проверки на четность, удовлетворяющую заданному условию, в которой частота ошибки битов (BER) уменьшена, когда код LDPC, полученный из матрицы Н проверки на четность, передают с низким E_S/N_O (отношение мощности сигнала к мощности шумов для каждого символа) или низким E_S/N_O (отношение мощности сигнала к мощности шумов для каждого бита).

Соответствующая матрица Н проверки на четность может быть получена, например, путем выполнения моделирования для измерения BER, когда коды LDPC, полученные из различных матриц проверки на четность, удовлетворяющих заданному условию, передают при низком отношении E_S/N_O.

Когда заданное условие удовлетворяется соответствующей матрицей Н проверки на четность, например, существует условие, в соответствии с которым результат анализа, полученный в результате использования способа анализа рабочей характеристики кода, называемой развитием плотности, является хорошим, состояние, при котором контур из элементов, равных 1, называемый циклом 4, не существует и т.п.

Здесь известно, что характеристика декодирования кода LDPC ухудшается, когда элементы, равные 1, плотно присутствуют в информационной матрице Н_А, например, как цикл 4. По этой причине, когда удовлетворяется заданное условие соответствующей матрице Н проверки на четность, требуется, чтобы цикл 4 не существовал.

Заданное условие, которое должно удовлетворяться соответствующей матрицей Н проверки на четность, может быть соответствующим образом определено, с точки зрения улучшения характеристики декодирования кода LDPC, простоты (упрощения) обработки декодирования кода LDPC и т.п.

На фиг.44 и 45 показаны схемы, поясняющие развитие плотности, в соответствии с которым получают результат анализа, как заданное условие, которое должно удовлетворяться соответствующей матрицей Н проверки на четность.

Развитие плотности представляет собой способ анализа кода для вычисления ожидаемого значения вероятности ошибки в отношении всех кодов LDPC (сборка), имеющих длину N кода ∞, то есть, установленную по последовательности степени, которая будет описана ниже.

Например, если значение вариации шумов увеличиваются от ноля до канала AWGN, значение ожидания вероятности ошибки определенной сборки будет вначале равно нулю. Однако если значение вариации шумов становится равным или больше, чем определенное пороговое значение, значение ожидания будет не равно нулю.

В соответствии с развитием плотности, путем сравнения пороговых значений (ниже также называются пороговыми значениями характеристики) значения вариации шумов, для которых значение ожидания вероятности ошибки не равно нулю, может быть определена рабочая характеристика сборки (степень соответствия матрицы проверки на четность).

Кроме того, для конкретного кода LDPC, путем определения сборки, которой принадлежит код LDPC, и выполнения развития плотности в отношении этой сборки, может быть получена грубая оценки рабочей характеристики кода LDPC.

Поэтому, когда сборка, имеющая высокие рабочие характеристики, будет найдена, код LDPC, имеющий высокие рабочие характеристики, может быть определен из кодов LDPC, принадлежащих этой сборке.

Здесь последовательность степени, описанная выше, представляет отношение переменных узлов или проверочных узлов, имеющих вес каждого значения, в отношении длины N кода для кода LDPC.

Например, регулярный код LDPC (3,6), имеющий скорость кодирования 1/2, принадлежит сборке, которая установлена по степени последовательности, в которой вес (вес столбца) всех переменных узлов равен 3, и вес (вес ряда) всех проверочных узлов равен 6.

На фиг.44 иллюстрируется граф Таннера такой сборки.

На графе Таннера, показанном на фиг.44, переменные узлы, каждый представленный кружком (меткой ○) на чертеже, существуют в количестве N, которое является таким же, как и длина N кода, и каждый проверочный узел, показанный квадратом (метка □) на чертеже, существует в количестве N/2, то есть, является таким же, как значение, получаемое путем умножения длины N кода на скорость 1/2 кодирования.

Три ребра, номер которых является таким же, как вес столбца, соединены с каждым переменным узлом. Поэтому существуют в общей сложности 3N ребер, соединенных с N переменными узлами.

Кроме того, шесть ребер, номер которых является таким же, как и вес ряда, соединены с каждым проверочным узлом. Поэтому в общей сложности существуют 3N ребра, соединенных с N/2 проверочными узлами.

Кроме того, на графе Таннера, показанном на фиг.44, присутствует один перемежитель.

Перемежитель выполняет случайное изменение компоновки из 3N ребер, соединенных с N переменными узлами, и соединяют каждое ребро после изменения компоновки с любым одним из 3N ребер, соединенных с N/2 проверочными узлами.

В перемежителе присутствует только (3N)!(=(3N)×(3N-1)×…×1) структур изменения компоновки, для изменения компоновок 3N ребер, соединенных с N переменными узлами. Поэтому, сборка, установленная по последовательности степени, в которой вес всех переменных узлов равен 3, и вес всех проверочных узлов равен 6, становится набором из (3N)! кодов LDPC.

При моделировании, для получения кода LDPC, имеющего высокую рабочую характеристику (соответствующая матрица проверки на четность), используется сборка с множеством ребер при развитии плотности.

Для типа с множеством ребер перемежитель, через который ребра соединены с переменными узлами, и через которые проходят ребра с проверочными узлами, разделен на множество ребер. Таким образом, установление сборки выполняется более точно.

На фиг.45 иллюстрируется пример графа Таннера для сборки типа сборки с множеством ребер.

На графе Таннера, показанном на фиг.45, имеются два перемежителя, включающие в себя первый перемежитель и второй перемежитель.

Кроме того, на графе Таннера, представленном на фиг.45, существуют только v1 переменных узлов, каждый из которых имеет одно ребро, соединенное с первым перемежителем, и ноль ребер соединенных со вторым перемежителем, только v2 переменных узлов, каждый из которых имеет одно ребро, соединенное с первым перемежителем, и два ребра, соединенные со вторым перемежителем, и только v3 переменных узлов, каждый из которых имеет ноль ребер, соединенных с первым перемежителем, и два ребра, соединенные со вторым перемежителем, соответственно.

Кроме того, на графе Таннера, показанном на фиг.45, только c1 проверочных узлов, каждый из которых имеет два ребра, соединенные с первым перемежителем, и ноль ответвлений, соединенных со вторым перемежителем, только с2 проверочных узла, каждый из которых имеет два ребра, соединенных с первым перемежителем, и два ребра, соединенных со вторым перемежителем, и только с3 проверочных узла, каждый из которых имеет ноль ребер, соединенных с первым перемежителем, и три ребра, соединенных со вторым перемежителем, существуют, соответственно.

Здесь развитие плотности и его воплощение описаны, например, в публикации " On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y. Chung, G.D. Forney, T.J. Richardson, R. Urbanke, IEEE Communications Leggers, VOL. 5, NO. 2, February 2001.

При моделировании, для получения (таблицы исходного значения матрицы проверки на четность) для мобильного кода LDPC, показанного на фиг.35-43, определяли сборку, пороговое значение рабочей характеристики которой, представляющей E_b/N₀, при котором начинается падение BER (уменьшается), в соответствии с развитием плотности для типа с множеством ребер, становится равным заданному значению или меньше. Из кодов LDPC, принадлежащих сборке, код LDPC, в котором значение BER уменьшается при множестве способов модуляции, используемых для цифровой широковещательной передачи, используемой исключительно для мобильного оконечного устройства, такой как 16QAM или 64QAM, выбирают, как код LDPC, имеющий высокие рабочие характеристики.

Здесь устойчивость в ошибке в мобильном оконечном устройстве ниже, чем устойчивость к ошибке для стационарного оконечного устройства. По этой причине, при цифровой широковещательной передаче, используемой исключительно для мобильного оконечного устройства, принят способ модуляции, такой как QPSK, 16QAM или 64QAM, при котором количество сигнальных точек относительно мало, для улучшения устойчивости к ошибке.

Таблицы исходного значения матрицы проверки на четность, показанные на фиг.35-43, описанные выше, представляют собой таблицы исходного значения матрицы проверки на четность кода LDPC, имеющего длину N кода 16 килобит, которые получают с помощью моделирования, как описано выше.

На фиг.46 показана схема, иллюстрирующая длины минимального цикла и пороговые значения характеристики матриц Н проверки на четность, полученных из таблиц исходного значения матрицы проверки на четность для девяти видов кодов LDPC, имеющих длину N кода 16 килобит и скорости кодирования 1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5 и 2/3, как показано на фиг.35-43.

В матрицах Н проверки на четность, полученных из таблиц исходного значения матрицы проверки на четность, показанных на фиг.35-43, минимальные длины циклов матриц Н проверки на четность, имеющих скорости г кодирования 1/5, 4/15 и 3/5, становятся 8 циклами, и минимальные длины цикла матриц Н проверки на четность, имеющих скорости г кодирования 1/3, 2/5, 4/9, 7/15, 8/15 и 2/3, становятся 6 циклами.

В соответствии с этим, в матрицах Н проверки на четность, полученных из таблиц исходного значения матрицы проверки на четность, показанных на фиг.35-43, цикл - 4 не существует.

Кроме того, если скорость r кодирования уменьшается, избыточность кода LDPC повышается. По этой причине пороговая рабочая характеристика проявляет тенденцию улучшения (уменьшается), при снижении скорости r кодирования.

На фиг.47 показана схема, иллюстрирующая матрицу Н проверки на четность (ниже также называется матрицей Н проверки на четность мобильного кода LDPC) (полученного из таблиц исходного значения матрицы проверки на четность) на фиг.35-43.

В матрице Н проверки на четность мобильного кода LDPC, вес столбца установлен, равным X для КХ столбцов первого столбца, вес столбца установлен в Y1 для последующих KY1 столбцов, и вес столбца установлен, равным Y2 для последующих KY2 столбцов, вес столбца установлен равным 2 для последующих (М-1) столбцов, и вес столбца установлен равным 1 для последнего столбца.

Здесь КХ+KY1+KY2+М-1+1 является тем же, что и длина кода N=16200 битов.

На фиг.48 показана схема, иллюстрирующая номера KX, KY1, KY2 и М столбца, и веса X, Y1 и Y2 столбца по фиг.47, в отношении каждой скорости кодирования r (=1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5 и 2/3) для мобильного кода LDPC.

Для матрицы Н проверки на четность мобильный код LDPC, имеющий длину N кода 16 k, аналогично матрице проверки на четность, определенной в DVB-T.2, описанной со ссылкой на фиг.12 и 13, вес столбца для столбца на головной стороне (левой стороне) проявляет тенденцию быть большим. Поэтому знаковый бит головной стороны мобильного кода LDPC проявляет тенденцию быть сильным в отношении ошибки (существует устойчивость к ошибке), и знаковый бит на оконечной стороне проявляет тенденцию быть слабым в отношении ошибки.

На фиг.49 показана схема, иллюстрирующая результат моделирования BER мобильного кода LDPC по фиг.35-43.

При моделировании, предполагается, что канал передачи данных (канал) AWGN, принимает BPSK, как способ модуляции, и 50 принимают, в качестве величины подсчета С повторного декодирования.

На фиг.49, по горизонтальной оси представлено отношение E_s/N_O (отношение мощности сигнала к мощности шумов для каждого символа), и по вертикальной оси представлена BER.

Здесь, при скоростях r кодирования=1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5 и 2/3 мобильных кодов LDPC, в отношении 1/5, 1/3, 2/5, 4/9, 3/5 и 2/3, коды LDPC (ниже также называются стандартным кодами 16 к), имеющие ту же скорость кодирования и длину N кода 16 k, определены в DVB-T.2.

При моделировании подтверждается, что рабочие характеристики в случае BER мобильного кода LDPC, имеющего любую скорость r кодирования, улучшается по сравнению с рабочей характеристикой в случае BER стандартного кода 16 k, имеющего ту же скорость кодирования, определенную в DVB-T.2, в отношении мобильных кодов LDPC, имеющих скорость r кодирования 1/5, 1/3, 2/5, 4/9, 3/5 и 2/3. Поэтому, в соответствии с мобильным кодом LDPC, устойчивость к ошибке может быть повышена.

Здесь те же скорости кодирования, такие как 4/15, 7/15 и 8/15 среди 1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5 и 2/3, для скоростей r кодирования мобильных кодов LDPC не существуют в стандартных кодах 16 k.

И, наоборот, коды LDPC со скоростями кодирования r=4/15, 7/15 и 8/15, не существующие в стандартных кодах 16 k, существуют в мобильных кодах LDPC.

Как описано выше, коды LDPC со скоростями кодирования r=4/15, 7/15 и 8/15, не существующие в стандартных кодах 16 k, существуют в мобильных кодах LDPC. В результате этого, BER в отношении скоростей r кодирования (=1/5, 4/15, 1/3, 2/5, 4/9, 7/15, 8/15, 3/5 и 2/3) мобильных кодов LDPC располагаются через относительно равные интервалы при малом интервале, где интервал в направлении E_S/N₀ представляет собой заранее определенный интервал или меньше, равный приблизительно 1 дБ, как представлено на фиг.49.

В то же время, для стандартных кодов 16 k, поскольку 4/15, 7/15 и 8/15 не существуют среди скоростей r кодировании стандартных кодов 16 k, относительно большой зазор, приблизительно 2 дБ, генерируется в направлении E_S/N_O между BER в отношении скорости r кодирования 1/5 (представлена как 1/4 в DVB-T.2) и bER в отношении скорости r кодирования 1/3, или между BER в отношении скорости r кодирования 4/9 (представлена как 1/2 в DVB-T.2) и bER в отношении скорости r кодирования 3/5. В результате генерирования большого зазора, компоновка BER стандартных кодов 16 k становится нерегулярной.

Для устройства широковещательной передачи, которое выполняет широковещательную передачу и передачу программы с помощью передающего устройства 11, легко выбирать скорость кодирования, используемую для широковещательной передачи, в соответствии с ситуацией канала (канала 13 связи) и т.п., в мобильных кодах LDPC, в которых BER расположены через относительно равный интервал, через малый интервал приблизительно 1 дБ или меньше, по сравнению со стандартными кодами 16 k, в которых участок с большим зазором приблизительно 2 дБ генерируется в компоновке BER, и компоновка BER становится нерегулярной.

Обработка взаимной замены кода LDPC, имеющего длину N кода 16200 битов

При цифровой широковещательной передаче, исключительно используемой для мобильного оконечного устройства, когда будет принят мобильный код LDP, описанный выше, то есть, код LDPC, имеющий длину N кода 16200 битов, устойчивость к ошибке в канале 13 передачи данных (фиг.7) снижается по сравнению с кодом LDPC 64800 битов, имеющим большую длину N кода, определенную в DVB-T.2.

Поэтому при цифровой широковещательной передаче, используемой исключительно для мобильного оконечного устройства, предпочтительно предпринять меру по улучшению устойчивости к ошибке.

В качестве меры по улучшению устойчивости к ошибке, например, используется обработка взаимной замены, выполняемая демультиплексором 25 (фиг.9), в дополнение к способу использования способа модуляции, такого как 16QAM или 64QAM, в котором количество сигнальных точек относительно мало, как описано выше.

При обработке взаимной замены, в качестве способа взаимной замены знаковых битов кода LDPC, определенного в соответствии со стандартом DVB-T.2, используются с первого по четвертый способы взаимной замены, описанные выше, или способ взаимной замены, определенный стандартом DVB-T.2 и т.п.

Однако, когда цифровая широковещательная передача, используемая исключительно для мобильного оконечного устройства, выполняется с использованием мобильного кода LDPC, имеющего длину N кода 16200 битов, предпочтительно принять обработку взаимной замены, пригодную для мобильного кода LDPC.

Таким образом, предпочтительно принять обработку взаимной замены, в соответствии со способом улучшения устойчивости к ошибке, в большей степени, как обработку взаимной замены, принятую в отношении мобильного кода LDPC.

Поэтому в демультиплексоре 25 (фиг.9) обработка взаимной замены может быть выполнена в соответствии с правилом выделения, как описано со ссылкой на фиг.27.

Ниже будет описана обработка взаимной замены, в соответствии с правилом выделения. Перед описанием обработки взаимной замены будет описана обработка взаимной замены с использованием ранее предложенного способа взаимной замены (ниже также называется текущим способом).

Обработка взаимной замены, когда обработка взаимной замены с использованием текущего способа выполняется в отношении кода LDPC (ниже также называется определенным кодом), который определен в стандарте DVB-T.2 и т.п. и, вероятно, с использованием демультиплексора 25, будет описана со ссылкой на фиг.50 и 51.

На фиг.50 иллюстрируется пример обработки взаимной замены, в соответствии с текущим способом, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/5, которая определена в DVB-T.2.

Таким образом, в позиции А на фиг.50 иллюстрируется пример обработки взаимной замены, в соответствии с текущим способом, когда код LDPC представляет собой определенный код, имеющий длину N кода 64800 битов и скорость кодирования 3/5, способ модуляции представляет собой 16QAM, и кратное число b равно 2.

Когда способ модуляции представляет собой 16QAM, 4 (=m) бита для знаковых битов отображают, как один символ, в любой одной из 16 сигнальных точек, определенных в соответствии с 16QAM.

Когда длина N кода равна 64800 битов, и кратное число b равно 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет восемь столбцов для хранения 4×2(=mb) битов в направлении ряда и сохраняет 64800/(4×2) бита в направлении столбца.

В демультиплексоре 25, если знаковые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и запись знаковых битов (одного кодового слова) из 64800 битов заканчивается, знаковые биты, записанные в запоминающем устройстве 31, считывают в модуле 4×2 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимных замены выполняет взаимную замену знаковых битов b₀ на b₇ для 4×2(=mb) битов, таким образом, что знаковые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ среди 4×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют для символьных битов y₀, y₁, y₂, y₃, y₄, y₅, y₆ и y₇ 4×2 (=mb) битов для двух (=b) последовательных символов, как представлено в позиции А на фиг.50.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ для символьных битов y₇, y₁, y₄, y₂, y₅, y₃, y₆ и y₀, соответственно.

В позиции В на фиг.50 иллюстрируется пример обработки взаимной замены, в соответствии с текущим способом, когда код LDPC представляет собой определенный код, имеющий длину N кода 64800 битов и скорость кодирования 3/5, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

Когда способ модуляции представляет собой 64QAM, 6 (=m) бита для знаковых битов отображают, как один символ, в любой одной из 64 сигнальных точек, определенных в соответствии с 64QAM.

Когда длина кода N составляет 64800 битов, и кратное число b равно 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет двенадцать столбцов для хранения 6×2 (=mb) битов в направлении ряда и сохраняет 64800/(6×2) битов в направлении столбца.

В демультиплексоре 25, если знаковые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и запись знаковых битов (одного кодового слова) из 64800 битов заканчивается, знаковые биты, записанные в запоминающем устройстве 31, считывают в модуле 6×2 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену знаковых битов b₀ на b₁ для 6×2 (=mb) битов, таким образом, что знаковые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉ b₁₀ и b₁₁ 6×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют для символьных битов y₀, y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀ и y₁₁ 6×2 (=mb) битов для двух (=b) последовательных символов, как представлено в позиции В на фиг.50.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀ и b₁₁ для символьных битов y₁₁, y₇, y₃, y₁₀, y₆, y₂, y₉, y₅, y₁, y₈, y₄ и y₀, соответственно.

В позиции С на фиг.50 иллюстрируется пример обработки взаимной замены, в соответствии с текущим способом, когда код LDPC представляет собой определенный код, имеющий длину N кода 64800 битов и скорость кодирования 3/5, способ модуляции представляет собой 256QAM, и кратное число b равно 2.

Когда способ модуляции представляет собой 256QAM, 8 (=m) бита для знаковых битов отображают, как один символ, в любой одной из 256 сигнальных точек, определенных в соответствии с 256QAM.

Когда длина кода N составляет 64800 битов, и кратное число b равно 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет шестнадцать столбцов для хранения 8×2 (=mb) битов в направлении ряда и сохраняет 64800/(8×2) битов в направлении столбца.

В демультиплексоре 25, если знаковые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и запись знаковых битов (одного кодового слова) из 64800 битов заканчивается, знаковые биты, записанные в запоминающем устройстве 31, считывают в модуле 8×2 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену знаковых битов b₀ на b₁₅ для 8×2 (=mb) битов, таким образом, что знаковые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀, b₁₁, b₁₂, b₁₃, b₁₄ и b₁₅ 8×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют для символьных битов у₀, y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀, y₁₁, y₁₂, y₁₃, y₁₄ и y₁₅ 8×2 (=mb) битов для двух (=b) последовательных символов, как представлено в позиции С на фиг.50.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀, b₁₁, b₁₂, b₁₃, b₁₄ и b₁₅ для символьных битов y₁₅, y₁, y₁₃, y₃, y₈, y₁₁, y₉, y₅, y₁₀, y₆, y₄, y₇, y₁₂, y₂, y₁₄ и y₁₀, соответственно.

На фиг.51 иллюстрируется пример обработки взаимной замены, в соответствии с текущим способом, когда код LDPC представляет собой определенный код, имеющий длину N кода 16200 битов и скорость кодирования 3/5.

Таким образом, в позиции А на фиг.51 иллюстрируется пример обработки взаимной замены, в соответствии с текущим способом, когда LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/5, способ модуляции представляет собой 16QAM, и кратное число b равно 2.

Когда способ модуляции представляет собой 16QAM, 4 (=m) бита для знаковых битов отображают, как один символ, в любой одной из 16 сигнальных точек, определенных 16QAM.

Когда длина кода N составляет 16200 битов, и кратное число b равно 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет восемь столбцов для хранения 4×2 (=mb) битов в направлении ряда и сохраняет 16200/(4×2) битов в направлении столбца.

В демультиплексоре 25, если знаковые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и запись знаковых битов (одного кодового слова) из 16200 битов заканчивается, знаковые биты, записанные в запоминающем устройстве 31, считывают в модуле 4×2 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену знаковых битов b₀ на bb₇ 4×2 (=mb) битов, таким образом, что знаковые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ 4×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют для символьных битов y₀, y₁, y₂, y₃, y₄, y₅, y₆ и y₇ 4×2 (=mb) битов для двух (=b) последовательных символов, как представлено в позиции фиг.51.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b₀ b₇ для символьных битов y₀ к y₇, аналогично случаю по фиг.50, описанной выше.

На фиг.51 иллюстрируется пример обработки взаимной замены, в соответствии с текущим способом, когда код LDPC представляет собой определенный код, имеющий длину N кода 16200 битов и скорость кодирования 3/5, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

Когда способ модуляции представляет собой 64QAM, 6 (=m) бита для знаковых битов отображают, как один символ, в любой одной из 64 сигнальных точек, определенных в соответствии с 64QAM.

Когда длина кода N составляет 16200 битов, и кратное число b равно 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет двенадцать столбцов для хранения 6×2 (=mb) битов в направлении ряда и сохраняет 16200/(6×2) битов в направлении столбца.

В демультиплексоре 25, если знаковые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и запись знаковых битов (одного кодового слова) из 16200 битов заканчивается, знаковые биты, записанные в запоминающем устройстве 31, считывают в модуле 6×2 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену знаковых битов b₀ на b₁₁ 6×2 (=mb) битов, таким образом, что знаковые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₈, b₉, b₁₀ и b₁₁ 6×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют для символьных битов y₀, y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀ и y₁₁ 6×2 (=mb) битов для двух (=b) последовательных символов, как представлено в позиции В на фиг.51.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b₀ b₁₁ для символьных битов y₀ к y₁₁, аналогично случаю в позиции В на фиг.50, описанной выше.

В позиции С на фиг.51 иллюстрируется пример обработки взаимной замены, в соответствии с текущим способом, когда код LDPC представляет собой определенный код, имеющий длину N кода 16200 битов и скорость кодирования 3/5, способ модуляции представляет собой 256QAM, и кратное число b равно 1.

Когда способ модуляции представляет собой 256QAM, 8 (=m) бита для знаковых битов отображают, как один символ, в любой одной из 256 сигнальных точек, определенных 256QAM.

Когда длина кода N составляет 16200 битов, и кратное число b равно 1, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет восемь столбцов для хранения 8×1 (=mb) битов в направлении ряда и сохраняет 16200/(8×1) битов в направлении столбца.

В демультиплексоре 25, если знаковые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и запись знаковых битов (одного кодового слова) из 16200 битов заканчивается, знаковые биты, записанные в запоминающем устройстве 31, считывают в модуле 8×1 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену знаковых битов b₀ на b₇ 8×1 (=mb) битов, таким образом, что знаковые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ 8×1 (=mb) битов, считываемых из запоминающего устройства 31, выделяют для символьных битов y₀, y₁, y₂ y₃, y₄, y₅, y₆ и y₇ 8×1 (=mb) битов для одного (=b) символа, как представлено в позиции С на фиг.51.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ для символьных битов y₇, y₃, y₁, y₅, y₂, y₆, y₄ и у₀, соответственно.

Далее будет описана обработка взаимной замены (ниже также называется обработкой взаимной замены в новом способе взаимной замены), в соответствии с правилом выделения.

При цифровой широковещательной передаче, используемой исключительно для мобильного оконечного устройства, принят способ модуляции, такой как QPSK, 16QAM, 64QAM или 256QAM, имеющий малое количество сигнальных точек. Здесь новый способ взаимной замены будет описан в отношении каждого из них, когда способ модуляции представляет собой 16QAM, когда способ модуляции представляет собой 64QAM, и когда способ модуляции представляет собой 256QAM.

Здесь, когда способ модуляции представляет собой QPSK, в отношении символьных битов y₀ и y₁ из двух битов, представляющих четыре символа (сигнальных точки) QPSK, отсутствуют превосходство и подчиненность устойчивости в отношении ошибки, описанные со ссылкой на фиг.14-17, при этом нет необходимости выполнять обработку взаимной замены (устойчивость к ошибкам не изменяется, даже, когда выполняется обработка взаимной замены).

На фиг.52-54 показаны схемы, иллюстрирующие новые способы взаимной замены.

В новых способах взаимной замены модуль 32 взаимной замены демультиплексора 25 выполняет взаимную замену знаковых битов из mb битов, в соответствии с ранее определенным правилом выделения.

Правило выделения представляет собой правило для выделения знаковых битов кода LDPC для символьных битов. В правиле выделения группа, установленная, как комбинация группы знакового бита для знаковых битов и группы символьных битов для символьных битов для выделения знаковых битов группы знаковых битов, определены группа знаковых битов набора группы, знаковый бит каждой группы символьного бита и количество битов (ниже также называется количеством битов в группе) для знаковых битов.

Здесь существует разность вероятности ошибки в знаковых битах, и разность вероятности ошибки существует в символьных битах, как описано выше. Группа знаковых битов представляет собой группу для разделения знаковых битов в соответствии с вероятностью ошибки, и группа символьных битов представляет собой группу для разделения символьных битов, в соответствии с вероятностью ошибки.

На фиг.52 иллюстрируется группа знаковых битов и группа символьных битов, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 16QAM (поэтому, m=4), и кратное число b равняется 2.

В этом случае, знаковые биты в количестве 4×2 (=mb) битов, которые считываются из запоминающего устройства 31, могут быть разделены на 5 групп знаковых битов Gb1, Gb2, Gb3, Gb4 и Gb5, в соответствии с разностями вероятностей ошибки, как представлено в позиции А на фиг.52.

Здесь группа Gb#i знаковых битов представляет собой группу, в которой вероятность ошибки знаковых битов, принадлежащих группе Gb#i, знаковых битов, высока (мала), когда ее суффикс #i мал.

После этого (#i+1)-й бит из старших значащих битов в знаковых битах среди mb битов, считываемых из запоминающего устройства 31 в направлении ряда, представляют в качестве бита b#i и (#i+1)-й бит из старших значащих битов символьных битов из mb битов для b последовательных символов представляют в качестве бита y#i.

В позиции А на фиг.52, знаковый бит b0 принадлежит группе Gb1 знаковых битов, знаковый бит b1 принадлежит группе Gb2 знаковых битов, знаковые биты b2 и b3 принадлежат группе Gb3 знаковых битов, знаковый бит b4 принадлежит группе Gb4 знаковых битов, и знаковые биты b5, b6 и b7 принадлежат группе Gb5 знаковых битов, соответственно.

Когда способ модуляции представляет собой 16QAM, и кратное число b равно 2, символьные биты из 4×2 (mb) битов могут быть разделены на две группы Gy1 и Gy2 символьных битов, в соответствии с разностями вероятностей ошибки, как представлено в позиции В на фиг.52.

Здесь группа Gy#i символьных битов представляет собой группу, в которой вероятность ошибки символьных битов, принадлежащих группе Gy#i символьных битов, является высокой, когда ее суффикс #i мал, аналогично группе знаковых битов.

В позиции В на фиг.52, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2 символьных битов, соответственно.

На фиг.53 иллюстрируется правило выделения, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 16QAM, и кратное число b равно 2.

В правиле выделения по фиг.53, комбинация группы Gb1 знаковых битов и группы Gy1 символьных битов определена, как один набор группы. Кроме того, количество битов группы для набора группы определено, как один бит.

Ниже набор группы и ее количество битов группы совместно называются информацией набора группы. Например, набор группы для группы Gb1 знаковых битов и группы Gy1 символьных битов, и один бит, который должен представлять собой количество битов группы для набора группы, описаны, как информация набора группы (Gb1, Gy1, 1).

В правиле выделения по фиг.53, в дополнение к информации набора группы (Gb1, Gy1, 1), определена информация набора группы (Gb2, Gy1, 1), (Gb3, Gy2, 1), (Gb3, Gy1, 1), (Gb4, Gy2, 1), (Gb5, Gy1, 1) и (Gb5, Gy2, 2).

Например, информация набора группы (Gb1, Gy1, 1) означает, что один бит среди знаковых битов, принадлежащих группе Gb1 знаковых битов, выделен для одного бита символьных битов, принадлежащих группе Gy1 символьных битов.

Поэтому в правиле выделения по фиг.53 определено выделение одного бита среди знаковых битов в группе Gb1 знаковых битов, имеющей наилучшую вероятность ошибки на один бит среди символьных битов группы Gy1 символьных битов, имеющей наилучшую вероятность ошибки по информации (Gb1, Gy1, 1) набора группы, выделение одного бита из знаковых битов группы Gb2 знаковых битов, имеющей вторую лучшую вероятность ошибки для одного бита из символьных битов в группе Gy1 символьных битов, имеющих наилучшую вероятность ошибки битов по информации (Gb2, Gy1, 1) набора группы, выделение одного бита среди знаковых битов группы Gb3 знаковых битов, имеющей третью наилучшую вероятность ошибки для одного бита среди символьных битов в группе Gy2 символьных битов, имеющей вторую наилучшую вероятность ошибки по информации (Gb3, Gy2, 1) набора группы, выделение одного бита среди знаковых битов группы Gb3 знаковых битов, имеющей третью наилучшую вероятность ошибки для одного бита среди символьных битов в группе Gy1 символьных битов, имеющей наилучшую вероятность ошибки по информации (Gb3, Gy1, 1) набора группы, выделение одного бита среди знаковых битов в группе Gb4 знаковых битов, имеющей четвертую лучшую вероятность ошибки для одного бита среди символьных битов группы Gy2 символьных битов, имеющей вторую наилучшую вероятность ошибки по информации (Gb4, Gy2, 1) набора группы, выделение одного бита знаковых битов группы Gb5 знаковых битов, имеющей пятую наилучшую вероятность ошибки на один бит символьных битов группы Gy1 символьных битов, имеющей наилучшую вероятность ошибки по информации (Gb5, Gy1, 1) набора группы, и выделение двух битов знаковых битов группы Gb5 знаковых битов, имеющей пятую наилучшую вероятность ошибки для двух битов символьных битов группы Gy2 символьных битов, имеющей вторую наилучшую вероятность ошибки по информации (Gb5, Gy2, 2) набора группы.

Как описано выше, группа знаковых битов представляет собой группу для разделения знаковых битов в соответствии с вероятностями ошибки, и группа символьных битов представляет собой группу для группировки символьных битов в соответствии с вероятностями ошибки. Поэтому, можно сказать, что правило выделения определяет комбинации вероятностей ошибки знаковых битов и вероятности ошибки символьных битов для выделения знаковых битов.

При этом правило выделения, которое определяет комбинации вероятностей ошибки знаковых битов и вероятности ошибки символьных битов для выделения знаковых битов, определены для улучшения устойчивости к ошибке (устойчивость к шуму), в результате имитации, измеряющей BER.

Даже когда место назначение выделения знаковых битов для определенной группы знаковых битов меняется в битах в такой же группе символьных битов, это не влияет (в основном) на устойчивость к ошибкам.

Поэтому для улучшения устойчивости к ошибкам информация набора группы, для минимизации частоты ошибки битов (BER), то есть, комбинация (набор группы) из группы знаковых битов для знаковых битов и группы символьных битов для символьных битов, для выделения знаковых битов в группе знаковых битов, и количество битов (количество битов в группе) знаковых битов и символьных битов в группе знаковых битов, и в группе символьных битов набора группы может быть определена как правило выделения, и взаимная замена знаковых битов может быть выполнена таким образом, что знаковые биты выделяют для символьных битов, в соответствии с правилом выделения.

Однако необходимо заранее определить конкретный способ выделения для выделения определенного знакового бита на определенный символьный бит, в соответствии с правилом выделения, между передающим устройством 11 и приемным устройством 12 (фиг.7).

На фиг.54 иллюстрируется пример взаимной замены знаковых битов, в соответствии с правилом выделения по фиг.53.

Таким образом, в позиции А на фиг.54 иллюстрируется первый пример взаимной замены знаковых битов, в соответствии с правилом выделения по фиг.53, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 16QAM, и кратное число b равно 2.

Когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 16QAM, и кратное число b равно 2, в демультиплексоре 25 знаковые биты, записанные в запоминающее устройство 31, в котором направление столбцов × направление рядов представляет собой (16200/(4×2))×(4×2) битов, считывают в модуле 4×2 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимные замены знаковых битов b0-b7 для 4×2 (=МВ) битов, таким образом, что знаковые биты b0-b7 для 4×2 (=МВ) битов, считанных из запоминающего устройства 31, выделяют для символьных битов y0-y7 для 4×2 (=МВ) битов для 2 (=b) символов, как представлено в позиции А на фиг.54, в соответствии с правилом выделения по фиг.53.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену, для выделения знаковых битов b0, b1, b2, b3, b4, b5, b6 и b7 для символьных битов y0, y4, y3, y1, y2, y5, y6 и y7, соответственно.

В позиции В на фиг.54 иллюстрируется второй пример взаимной замены знаковых битов, в соответствии с правилом выделения по фиг.53, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 16QAM, и кратное число b равно 2.

В соответствии с позицией В на фиг.54, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b0, b1, b2, b3, b4, b5, b6 и b7 на символьные биты y0, y1, y3, y4, y2, y5, y7 и y6, соответственно, в отношении знаковых битов b0-b7 для 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения по фиг.53, соответственно.

Здесь оба способа выделения, состоящие в выделении знаковых битов b#i для символьных битов y#i, которые представлены в позиции А на фиг.54 и в позиции В на фиг.54, следуют правилу выделения по фиг.53 (соблюдают правило выделения).

На фиг.55 иллюстрируется группа знаковых битов и группа символьных битов, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

В этом случае знаковые биты из 6×2 (=mb) битов, которые были считаны из запоминающее устройства 31, могут быть разделены на 7 групп Gb1, Gb2, Gb3, Gb4, Gb5, Gb6 и Gb7 знаковых битов, в соответствии с разностями вероятностей ошибки, как представлено в позиции А на фиг.55.

В позиции А на фиг.55, знаковый бит b0 принадлежит группе Gb1 знаковых битов, знаковый бит b1 принадлежит группе Gb2 знаковых битов, знаковый бит b2 принадлежит группе Gb3 знаковых битов, знаковый бит b3 принадлежит группе Gb4 знаковых битов, знаковый бит b4 принадлежит группе Gb5 знаковых битов, знаковый бит b5 принадлежит группе Gb6 знаковых битов, и знаковые биты b6-b11 принадлежат группе Gb7 знаковых битов.

Когда способ модуляции представляет собой 64QAM, и кратное число b равно 2, символьные биты среди 6×2 (mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, в соответствии с разностями вероятностей ошибок, как представлено в позиции В на фиг.55.

В позиции В на фиг.55 символьные биты y0, y1, y6 и y7 принадлежат группе Gyl символьных битов, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов, соответственно.

На фиг.56 иллюстрируется правило выделения, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

В правиле выделения на фиг.56, определена информация набора группы (Gb1, Gy2, 1), (Gb2, Gy1, 1), (Gb3, Gy2, 1), (Gb4, Gy1, 1), (Gb5, Gy1, 1), (Gb6, Gy1, 1), (Gb7, Gy3, 4) и (Gb7, Gy2, 2).

Таким образом, в правиле выделения по фиг.56, определено выделение одного бита среди знаковых битов группы Gb1 знаковых битов, имеющей наименьшую вероятность ошибки на один бит среди символьных битов в группе Gy2 символьных битов, имеющей вторую наименьшую вероятность ошибки по информации (Gb1, Gy2, 1) набора группы, выделение одного бита из знаковых битов группы Gb2 знаковых битов, имеющей вторую меньшую вероятность появления ошибки для одного бита из символьных битов в группе Gy1 символьных битов, имеющей лучшую вероятность появления ошибки по информации (Gb2, Gy1, 1) набора группы, выделение одного бита из знаковых битов группы Gb3 знаковых битов, имеющей третью меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy2, имеющей вторую меньшую вероятность ошибки битов по информации (Gb3, Gy2, 1) набора группы, выделение одного бита из знаковых битов группы Gb4 знаковых битов, имеющей четвертую меньшую вероятность ошибки для одного бита из символьных битов в группе Gy1, имеющей меньшую вероятность ошибки битов по информации (Gb4, Gy1, 1) набора группы, выделение одного бита среди знаковых битов группы Gb5 знаковых битов, имеющей, пятую меньшую вероятность появления ошибки для одного бита из символьных битов в группе Gy1, имеющей меньшую вероятность ошибки битов по информации (Gb5, Gy1, 1) набора группы, выделение одного бита из знаковых битов группы Gb6 знаковых битов, имеющий, шестую лучшую вероятность появления ошибки для одного бита из символьных битов в группе Gy1, имеющей лучшую вероятность ошибки битов по информации (Gb6, Gy1, 1) набора группы, выделение четырех битов знаковых битов группы Gb7 знаковых битов, имеющей, седьмую лучшую вероятность появления ошибки для четырех битов для символьных битов группы Gy3 символьных битов, имеющей третью меньшую вероятность ошибки битов по информации (Gb7, Gy3, 4) набора группы, и выделение двух битов знаковых битов группы Gb7 знаковых битов, имеющей седьмую меньшую вероятность появления ошибки для двух битов символьных битов группы Gy2 символьных битов, имеющей, вторую лучшую вероятность ошибки битов по информации набора группы (Gb7, Gy2, 2).

На фиг.57 иллюстрируется пример взаимной замены знаковых битов в соответствии с правилом выделения по фиг.56.

Таким образом, на фиг.57 иллюстрируется первый пример взаимной замены знаковых битов, в соответствии с правилом выделения по фиг.56, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

Когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2, в демультиплексоре 25, знаковые биты, записанные в запоминающее устройство 31, в котором направление столбцов x направление ряда представляет собой (16200/(6×2))×(6×2) битов, считываются в единицах по 6×2 (=mb) битов в направлении ряда и поступают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимные замены знаковых битов b0 на b11 6×2 (=mb) битов, таким образом, что знаковые биты b0 на b1 6×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют для символьных битов y0 к y11 6×2 (=mb) битов 2 (=b) символы, как показано на фиг.57, в соответствии с правилом выделения по фиг.56.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 для символьных битов y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11, соответственно.

На фиг.57 показана второй пример обмена знаковых битов в соответствии с правилом выделения по фиг.56, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

В соответствии с позицией В на фиг.57, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 для символьных битов y8, y0, y2, y6, y1, y7, y3, y4, y9, y10, y5 и y11, соответственно, относительно знаковых битов b0 на b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, соответственно, в соответствии с правилом выделения по фиг.56.

На фиг.58 показана группа знаковых битов и группа символьных битов, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

В этом случае, знаковые биты среди 6×2 (=mb) битов, которые считываются из запоминающего устройства 31, могут быть разделены на 6 групп Gb1, Gb2, Gb3, Gb4, Gb5 и Gb6 знаковых битов, в соответствии с разностями вероятностей ошибки, как представлено в позиции А на фиг.58.

В позиции А на фиг.58, знаковый бит b0 принадлежит группе Gb1 знаковых битов, знаковый бит b1 принадлежит группе Gb2 знаковых битов, знаковый бит b2 принадлежит группе Gb3 знаковых битов, знаковые биты b3 на b5 принадлежат группе Gb4 знаковых битов, знаковый бит b6 принадлежит группе Gb5 знаковых битов, и знаковые биты b7 на b11 принадлежат группе Gb6 знаковых битов.

Когда способ модуляции представляет собой 64QAM, и кратное число b равно 2, символьные биты 6×2 (mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, в соответствии с разностями вероятностей появления ошибки, как представлено в позиции В на фиг.58.

В позиции В на фиг.58, символьные биты y0, y1, y6 и y7 принадлежат группе символьных битов Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе символьных битов Gy2, и символьные биты y4, y5, y10 и y11 принадлежат группе символьных битов Gy3.

На фиг.59 показана правило выделения, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой, 64QAM, и кратное число b равно 2.

В правиле выделения фиг.59 определена информация (Gb1, Gy2, 1), (Gb2, Gy1, 1), (Gb3, Gy3, 1), (Gb4, Gy1, 3), (Gb5, Gy2, 1), (Gb6, Gy3, 3), и (Gb6, Gy2, 2) набора группы.

Таким образом, в правиле выделения по фиг.59 определено выделение одного бита среди знаковых битов группы Gb1 знаковых битов, имеющей, наименьшую вероятность появления ошибки для одного бита среди в группе Gy2 символьных битов, имеющей вторую меньшую вероятность ошибки битов по информации (Gb1, Gy2, 1) набора группы, выделение одного бита среди знаковых битов группы Gb2 знаковых битов, имеющей, вторую лучшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy1 символьных битов, имеющей лучшая вероятность ошибки битов по информации (Gb2, Gy1, 1) набора группы, выделение одного бита среди знаковых битов группы Gb3 знаковых битов, имеющей, третью меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy3 символьных битов, имеющей третью меньшую вероятность ошибки битов по информации (Gb3, Gy3, 1) набора группы, выделение трех битов знаковых битов группы Gb4 знаковых битов, имеющей, четвертую меньшую вероятность появления ошибки для трех битов символьных битов группы Gy1 символьных битов, имеющей меньшую вероятность ошибки битов по информации (Gb4, Gy1, 3) набора группы, выделение одного бита среди знаковых битов группы Gb5 знаковых битов, имеющей, пятую меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy2 символьных битов, имеющей вторую меньшую вероятность ошибки битов по информации (Gb5, Gy2, 1) набора группы, выделение трех битов знаковых битов группы Gb6 знаковых битов, имеющей, шестую меньшую вероятность появления ошибки для трех битов символьных битов группы Gy3 символьных битов, имеющей третью меньшую вероятность ошибки битов по информации (Gb6, Gy3, 3) набора группы, и выделение двух битов знаковых битов группы Gb6 знаковых битов, имеющей, шестую меньшую вероятность появления ошибки для двух битов символьных битов группы Gy2 символьных битов, имеющей, вторую меньшую вероятность ошибки битов по информации (Gb6, Gy2, 2) набора группы.

На фиг.60 иллюстрируется пример обмена знаковых битов в соответствии с правилом выделения по фиг.59.

Таким образом, фиг.60 показан первый пример обмена знаковых битов в соответствии с правилом выделения по фиг.59, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

Когда LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2, в демультиплексоре 25, знаковые биты, записанные в запоминающее устройство 31, в котором направление столбца x направление ряда составляет (16200/(6×2))×(6×2), биты считывают в модуле 6×2 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену знаковых битов b0 на b11 6×2 (=mb) битов, таким образом, что знаковые биты b0 на b11 6×2 (=mb) битов, считываемые из запоминающего устройства 31, выделяют для символьных битов от y0 до y11 6×2 (=mb) символьных битов 2 (=b), как поясняется в позиции А на фиг.60, в соответствии с правилом выделения по фиг.59.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 для символьных битов y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11, соответственно.

На фиг.60 показан второй пример обмена знаковых битов в соответствии с правилом выделения по фиг.59, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/15, способ модуляции представляет собой 64QAM, и кратное число b равно 2.

В соответствии с позицией В на фиг.60, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 для символьных битов y2, y1, y4, y0, y6, y7, y3, y5, y8, y9, y10 и y11, соответственно, относительно знаковых битов b0 на b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения по фиг.59.

На фиг.61 показана группа знаковых битов и группа символьных битов, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 256QAM, и кратное число b равно 1.

В этом случае, знаковые биты 8×1 (=mb) биты, которые считываются из запоминающего устройства 31, могут быть разделены на 5 групп Gb1, Gb2, Gb3, Gb4, и Gb5 знаковых битов, в соответствии с разностями вероятностей появления ошибки, как поясняется в позиции А на фиг.61.

В позиции В на фиг.61, знаковый бит b0 принадлежит группе Gb1 знаковых битов, знаковый бит b1 принадлежит группе Gb2 знаковых битов, знаковый бит b2 принадлежит группе Gb3 знаковых битов, знаковый бит b3 принадлежит группе Gb4 знаковых битов, и знаковые биты b4 на b7 принадлежат группе Gb5 знаковых битов.

Когда способ модуляции представляет собой 256QAM, и кратное число b равно 1, символьные биты 8×1 (mb) битов могут быть разделены на четыре группы символьных битов Gy1, Gy2, Gy3 и Gy4, в соответствии с разностями вероятностей появления ошибки, как представлено в позиции В на фиг.61.

В позиции В на фиг.61, символьные биты y0 и y1 принадлежат группе Gy1 символьных битов, символьные биты y2 и y3 принадлежат группе Gy2 символьных битов, символьные биты y4 и y5 принадлежат группе Gy3 символьных битов, и символьные биты y6 и y7 принадлежат группе символьных битов Gy4.

На фиг.62 иллюстрируется правило выделения, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 256QAM, и кратное число b равно 1.

В правиле выделения на фиг.62, определена информация (Gb1, Gy2, 1), (Gb2, Gy1, 1), (Gb3, Gy3, 1), (Gb4, Gy4, 1), (Gb5, Gy2, 1), (Gb5, Gy1, 1), (Gb5, Gy3, 1) и (Gb5, Gy4, 1) набора группы.

Таким образом, в правиле выделения по фиг.62, определена выделение одного бита среди знаковых битов группы Gb1 знаковых битов, имеющей, меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy2 символьных битов, имеющей вторую меньшую вероятность ошибки битов по информации (Gb1, Gy2, 1) набора группы, выделение одного бита среди знаковых битов группы Gb2 знаковых битов, имеющей, вторую меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy1 символьных битов, имеющей меньшую вероятность ошибки битов по информации (Gb2, Gy1, 1) набора группы, выделение одного бита среди знаковых битов группы Gb3 знаковых битов, имеющей, третью меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy3 символьных битов, имеющей третью меньшую вероятность ошибки битов по информации набора (Gb3, Gy3, 1) группы, выделение одного бита среди знаковых битов группы Gb4 знаковых битов, имеющей, четвертую меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy4 символьных битов, имеющей четвертую меньшую вероятность ошибки битов по информации (Gb4, Gy4, 1) набора группы, выделение одного бита среди знаковых битов группы Gb5 знаковых битов, имеющей, пятую меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy2 символьных битов, имеющей вторую меньшую вероятность ошибки битов по информации (Gb5, Gy2, 1) набора группы, выделение одного бита среди знаковых битов группы Gb5 знаковых битов, имеющей, пятую меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy1 символьных битов, имеющей меньшую вероятность ошибки битов по информации (Gb5, Gy1, 1) набора группы, выделение одного бита среди знаковых битов группы Gb5 знаковых битов, имеющей, пятую меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy3 символьных битов, имеющей третью меньшую вероятность ошибки битов по информации (Gb5, Gy3, 1) набора группы, и выделение одного бита среди знаковых битов группы Gb5 знаковых битов, имеющей, пятую меньшую вероятность появления ошибки для одного бита среди символьных битов в группе Gy4 символьных битов, имеющей, четвертую меньшую вероятность ошибки битов по информации (Gb5, Gy4, 1) набора группы.

На фиг.63 иллюстрируется пример обмена знаковых битов в соответствии с правилом выделения по фиг.62.

Таким образом, на фиг.63 показан первый пример обмена знаковых битов в соответствии с правилом выделения по фиг.62, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 256QAM, и кратное число b равно 1.

Когда LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 256QAM, и кратное число b равно 1, в демультиплексоре 25, знаковые биты, записанные в запоминающее устройство 31, в котором направление столбца × направление ряда (16200/(8×1))×(8×1), биты считывают в модуле 8×1 (=mb) битов в направлении ряда и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену знаковых битов b0 на b7 8× (=mb) битов, таким образом, что знаковые биты b0 на b7 8×1 (=mb) битов, считываемых из запоминающего устройства 31, выделяют для символьных битов от y0 до y7 8×1 (=mb) биты одного (=b) символа, как поясняется в позиции А на фиг.63, в соответствии с правилом выделения по фиг.62.

Таким образом, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b0, b1, b2, b3, b4, b5, b6 и b7 для символьных битов y2, y1, y4, y7, y3, y0, y5 и y6, соответственно.

На фиг.63 показана второй пример обмена знаковых битов в соответствии с правилом выделения по фиг.62, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 7/15, способ модуляции представляет собой 256QAM, и кратное число b равно 1.

В соответствии с позицией В на фиг.63, модуль 32 взаимной замены выполняет взаимную замену для выделения знаковых битов b0, b1 b2, b3, b4, b5, b6 и b7 для символьных битов y2, y0, y4, y6, y1, y3, y5 и y7, соответственно, относительно знаковых битов b0 на b7 8×1 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения по фиг.62.

В соответствии с моделированием, выполненным авторами изобретения, подтверждено, что, когда выполняется обработка взаимной замены, в соответствии с новым способом взаимной замены, BER улучшается по сравнению со случаем, когда обработка взаимной замены не выполняется. Поэтому, в соответствии с обработкой взаимной замены по новому способу взаимной замены, может быть улучшена устойчивость к ошибкам.

В этом варианте осуществления, для удобства описания, в демультиплексоре 25, модуль 32 взаимной замены выполняет обработку взаимной замены в отношении знаковых битов, считанных из запоминающего устройства 31. Однако обработка взаимной замены может быть выполнена путем управления записью или считыванием знаковых битов в отношении запоминающего устройства 31.

Таким образом, обработка взаимной замены может быть выполнена путем управления адресами для считывания знаковых битов (адресами считывания), таким образом, чтобы считывание знаковых битов из запоминающего устройства 31 было выполнено в порядке знаковых битов после взаимной замены.

Пример конфигурации приемного устройства 12

На фиг.64 показана блок-схема, иллюстрирующая конфигурацию примера приемного устройства 12 по фиг.7.

Операция 151 OFDM принимает сигнал OFDM из передающего устройства 11 (фиг.7) и выполняет обработку сигналов для сигнала OFDM. Данные (символ), которые получают в результате выполнения обработки сигналов при использовании операции 151 OFDM, подают на модуль 152 администрирования фреймом.

Модуль 152 администрирования фреймом выполняет обработку (интерпретацию фрейма) для фрейма, сконфигурированного по символу, подаваемому из операции 151 OFDM, и подает этот символ целевых данных, полученных в результате, и символ данных управления в обратные перемежители 161 и 153 частоты, соответственно.

Обратный перемежитель 153 частоты выполняет обратное перемежение частоты в единицах символов в отношении символа, подаваемого от модуля 152 администрирования фреймом, и подает это символ на декодер 154 QAM.

Декодер QAM 154 выполняет обратное отображение (выполняет декодирование компоновки сигнальной точки) символа (символа, расположенного на сигнальной точке), подаваемого из обратного перемежителя 153 частоты, выполняет ортогональную демодуляцию, и подает данные (код LDPC), полученные в результате этого, в декодер 155 LDPC.

Декодер 155 LDPC выполняет декодирование LDPC для кода LDPC, подаваемого из декодера 154 QAM, и подает целевые данные LDPC (в этом случае, код ВСН), полученный в результате этого, на декодер 156 ВСН.

Декодер 156 ВСН выполняет декодирование ВСН целевых данных LDPC, подаваемых от декодера 155 LDPC, и выводит данные управления (сигналы), полученные в результате этого.

В то же время, обратный перемежитель 161 частоты выполняет обратное перемежение частоты в модулях символов в отношении символа, подаваемого от модуля 152 администрирования фреймом, и подает символ на декодер 162 MISO/MIMO.

Декодер 162 MISO/MIMO выполняет пространственно-временное декодирование данных (символа), подаваемых от обратного перемежителя 161 частоты, и подает эти данные на обратный перемежитель 163 времени.

Обратный перемежитель 163 по времени выполняет обратное перемежение по времени в модулях символов в отношении данных (символов), подаваемых от декодера 162MISO/MIMO, и подает эти данные на декодер 164 QAM.

Декодер 164 QAM выполняет обратное отображение (выполняет декодирование компоновки сигнальной точки) символа (символа, размещенного на сигнальной точке), подаваемого от обратного перемежителя 163 времени, выполняет ортогональную демодуляцию, и подает данные (символ), полученные в результате этого, на обратный перемежитель 165 бита.

Обратный перемежитель 165 бита выполняет обратное перемежение битов для данных (символов), подаваемых из декодера 164 QAM, и подает код LDPC, полученный в результате этого, на декодер 166 LDPC.

Декодер 166 LDPC выполняет декодирование LDPC для кода LDPC, подаваемого от обратного перемежителя 165 бита, и подает целевые данные LDPC (в данном случае, код ВСН), полученные в результате этого, на декодер 167 ВСН.

Декодер 167 ВСН выполняет декодирование ВСН для целевых данных LDPC, подаваемых от декодера 155 LDPC, и подает данные, полученные в результате этого, на дескремблер 168 ВВ.

Дескремблер 168 ВВ выполняет обработку обратной диффузии энергии в отношении данных, подаваемых от декодера 167 ВСН, и подает данные, полученные в результате этого, на модуль 169 удаления нуля.

Модуль 169 удаления нуля удаляет нули, вставленные заполнителем 112 на фиг.8, из данных, подаваемых от дескремблера 168 ВВ, и подает эти данные на демультиплексор 170.

Демультиплексор 170 индивидуально разделяет один или более потоков (целевых данных), мультиплексированных с данными, подаваемыми от модуля 169 удаления нулей, и выводит потоки, как выходные потоки.

На фиг.65 показана блок-схема, иллюстрирующая пример конфигурации обратного перемежителя 165 бита по фиг.64.

Обратный перемежитель 165 бита включает в себя мультиплексор (MUX) 54 и обратный перемежитель 55 со скручиванием столбцов и выполняет обратное перемежение (битов) среди символьных битов для символа, подаваемого из декодера 164 QAM (фиг.64).

Таким образом, мультиплексор 54 выполняет обратную обработку взаимной замены (обратная обработка для обработки взаимной замены), которая соответствует обработке взаимной замены, выполняемой демультиплексором 25 по фиг.9, то есть, обработку обратной взаимной замены для возврата положения знаковых битов (символьных битов) кодов LDPC, для которых была выполнена взаимная замена при обработке взаимной замены, в оригинальное положение, в отношении символьных битов для символа, подаваемого декодером 164 QAM, и подает код LDPC, полученный в результате этого, на обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов выполняет обратное перемежение со скручиванием столбцов (обратную обработку для перемежения со скручиванием столбцов), которое соответствует перемежению со скручиванием столбцов, как обработка изменения компоновки, выполняемая перемежителем 24 со скручиванием столбцов на фиг.9, в отношении кода LDPC, подаваемого мультиплексором 54, то есть, обратного перемежения со скручиванием столбцов, в качестве обратной обработки изменения компоновки, для возврата к компоновке знаковых битов кодов LDPC, для которых компоновка, которая была изменена в результате перемежения со скручиванием столбцов, как обработка изменения компоновки, в отношении оригинальной компоновки.

В частности, обратный перемежитель 55 со скручиванием столбцов записывает знаковые биты кода LDPC в запоминающее устройство для обратного перемежения, имеющего ту же конфигурацию, что и запоминающее устройство 31, показанное на фиг.24 и т.п., считывает знаковые биты и выполняет обратное перемежение со скручиванием столбцов.

Однако, в обратном перемежителе 55 со скручиванием столбцов, запись знаковых битов выполняют в направлении ряда запоминающего устройства для выполнения обратного перемежения, используя адреса считывания, когда знаковые биты считывают из запоминающего устройства 31, как адреса записи. Кроме того, считывание знаковых битов выполняют в направлении столбца запоминающего устройства для обратного перемежения, используя адреса записи, когда знаковые биты записывают в запоминающее устройство 31, как адреса считывания.

Код LDPC, который получают, как результат обратного перемежения со скручиванием столбцов, подают из обратного перемежителя 55 со скручиванием столбцов в декодер 166 LDPC.

Здесь, в коде LDPC, который подают из декодера 164 QAM на обратный перемежитель 165 битов, перемежение четности, перемежение со скручиванием столбцов, и обработка взаимной замены выполняются последовательно. Однако в обратном перемежителе 165 битов выполняют только обратную обработку взаимной замены, соответствующую обработке взаимной замены, и обратное перемежение со скручиванием столбцов, соответствующую перемежению со скручиванием столбцов. Поэтому, обратное перемежение четности (обратная обработка для перемежения четности), соответствующее перемежению четности, то есть, обратное перемежение четности для возврата компоновки знаковых битов кода LDPC, для которого не было выполнено изменение компоновки в результате перемежения четности оригинальной компоновки.

Поэтому код LDPC, в котором выполнена обработка обратной взаимной замены и обратного перемежения со скручиванием столбцов, и обратное перемежение четности не выполнено, поступает из (обратного перемежителя 55 со скручиванием столбцов для)) обратного перемежителя 165 битов на декодер 166 LDPC.

Декодер 166 LDPC выполняет декодирование LDPC для кода LDPC, подаваемого от обратного перемежителя 165 битов, используя матрицу преобразования проверки на четность, в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности в отношении матрицы Н проверки на четность, используемой кодером 115 LDPC по фиг.8, для выполнения кодирования LDPC, и выводит данные, полученные в результате этого, в качестве результата декодирования целевых данных LDPC.

На фиг.66 показана блок-схема последовательности операций, иллюстрирующая обработку, которая выполняется декодером 164 QAM, обратным перемежителем 165 битов и декодером 166 LDPC по фиг.65.

На этапе S111 декодер 164 QAM выполняет обратное отображение символа (символа, отображенного на сигнальную точку), подаваемого от обратного перемежителя 163 времени, выполняет ортогональную демодуляцию, и подает символы на обратный перемежитель 165 битов, и обработка переходит на этап S112.

На этапе S112 обратный перемежитель 165 битов выполняет обратное перемежение (обратное перемежение битов) для символьных битов, подаваемых от декодера 164 QAM, и обработка переходит на этап S113.

Таким образом, на этапе S112, в обратном перемежителе 165 битов, мультиплексор 54 выполняет обратную обработку взаимной замены в отношении символьных битов для символа, подаваемого от декодера 164 QAM, и подает знаковые биты кода LDPC, полученного в результате этого, на обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов выполняет обратное перемежение со скручиванием столбцов в отношении кода LDPC, подаваемого от мультиплексора 54, и подает код LDPC, полученный в результате этого, на декодер 166 LDPC.

На этапе S113 декодер 166 LDPC выполняет декодирование LDPC для кода LDPC, подаваемого от обратного перемежителя 55 со скручиванием столбцов, используя матрицу преобразования проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности в отношении матрицы Н проверки на четность, используемой кодером 115 LDPC по фиг.8, для выполнения кодирования LDPC, и выводит данные, полученные в результате этого, в качестве результата декодирования целевых данных LDPC, в декодер 167 ВСН.

На фиг.65, для удобства описания, мультиплексор 54, который выполняет обработку обратной взаимной замены, и обратный перемежитель 55 со скручиванием столбцов, который выполняет обратное перемежение со скручиванием столбцов, сконфигурированы по отдельности, аналогично случаю на фиг.9. Однако мультиплексор 54 и обратный перемежитель 55 со скручиванием столбцов могут быть сконфигурированы интегрально.

В перемежителе 116 битов по фиг.9, когда перемежение со скручиванием столбцов не выполняют, нет необходимо обеспечивать обратный перемежитель 55 со скручиванием столбцов в обратном перемежителе 165 битов по фиг.65.

Далее, будет дополнительно описано декодирование LDPC, которое выполнятся декодером 166 LDPC по фиг.64.

В декодере 166 LDPC по фиг.64, как описано выше, выполняют декодирование LDPC для кода LDPC из обратного перемежителя 55 со скручиванием столбцов, в котором выполняется обработка обратной взаимной замены и обратного перемежения со скручиванием столбцов, и обратное перемежение четности не выполняется, используя матрицу преобразования проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбца, соответствующей перемежению четности в отношении матрицы Н проверки на четность, используемой кодером 115 LDPC по фиг.8, для выполнения кодирования LDPC.

Здесь декодирование LDPC, которое может подавлять рабочую частоту в достаточно реализуемом диапазоне, при подавлении размеров схемы, в результате выполнения декодирования DPC, используя матрицу преобразования проверки на четность, было предложено ранее (например, см. японский патент №4224777).

Поэтому, вначале будет описано со ссылкой на фиг.67-70, предложенное ранее декодирование LDPC, используя матрицу преобразования проверки на четность.

На фиг.67 иллюстрируется пример матрицы Н проверки на четность кода LDPC, в котором длина N кода 90 и скорость кодирования составляют 2/3.

На фиг.67 (и на фиг.68 и 69, которые будут описаны ниже), 0 представлен точкой (.).

В матрице Н проверки на четность по фиг.67, матрица четности становится лестничной структурой.

На фиг.68 иллюстрируется матрица Н' проверки на четность, которая была получена в результате выполнения замены ряда в соответствии с выражением (11) и замена столбца в соответствии с выражением (12), в отношении матрицы Н проверки на четность по фиг.67.

Замена ряда:

Замена столбца:

В выражениях (11) и (12), s, t, x и y представляют собой целые числа в диапазонах от 0<s<5, 0<t<6, 0<x<5 и 0<t<6, соответственно.

В соответствии с заменой ряда по выражению (11), замену выполняют таким образом, что 1-й, 7-й, 13-й, 19-й и 25-е ряды, имеющие остаток 1 при их делении на 6 заменяют 1-м, 2-м, 3-м, 4-м и 5-м рядами, соответственно, и 2-й, 8-й, 14-й, 20-й и 26-й ряды, имеющие остаток 2 при их делении на 6, заменяют 6-м, 7-м, 8-м, 9-м и 10-м рядами, соответственно.

В соответствии с заменой столбца по выражению (12), замену выполняют таким образом, что 61-й, 67-й, 73-й, 79-й и 85-й столбцы, имеющие остаток 1 при их делении на 6, заменяют 61-м, 62-м, 63-м, 64-м и 65-м рядами, соответственно, и 62-й, 68-й, 74-й, 80-й и 86-й столбцы, имеющие остаток 2 при делении на 6, заменяют 66-м, 67-м, 68-м, 69-м и 70-м столбцами, соответственно, в отношении 61-го и следующего столбцов (матрица четности).

Таким образом, матрица, которую получают в результате выполнения замены рядов и столбцов в отношении матрицы Н проверки на четность по фиг.67, представляет собой матрицу Н' проверки на четность по фиг.68.

Здесь, даже когда выполняют замену рядов матрицы Н проверки на четность, это не влияет на компоновку знаковых битов кода LDPC.

Замена столбцов в выражении (12) соответствует перемежению четности для перемежения (K+qx+y+1)-го знакового бита в положении (K+Py+x+1)-го знакового бита, когда длина K информации установлена равной 60, номер P столбца модуля циклической структуры установлен равным 5, и делитель q (=М/Р) для длины M четности (в данном случае, 30) установлен равным 6.

Если матрицу Н' проверки на четность (ниже, соответственно, называется матрицей преобразования проверки на четность) по фиг.68 умножить на результат, полученный в результате выполнения той же замены, что и в выражении (12) в отношении кода LDPC матрицы Н проверки на четность (ниже, соответственно, называется оригинальной матрицей проверки на четность) по фиг.67, выводят нулевой вектор. Таким образом, если вектор ряда, полученный в результате выполнения замены столбцов в соответствии с выражением (12) в отношении вектора с ряда, в качестве кода LDPC (одно кодовое слово) исходной матрицы Н проверки на четность представить как с', Hc^T становится нулевым вектором, исходя из свойства матрицы проверки на четность. Поэтому H'c'^T, естественно, также становится нулевым вектором.

Таким образом, матрица Н' преобразования проверки на четность по фиг.68 становится матрицей проверки на четность для кода с' LDPC, который получают в результате выполнения замены столбца в выражении (12), в отношении кода с LDPC исходной матрицы Н проверки на четность.

Поэтому замена столбца в выражении (12) выполнятся в отношении с кода LDPC исходной матрицы Н проверки на четность, код с' LDPC декодируют после замены столбцов (декодирование LDPC), используя матрицу Н' преобразования проверки на четность по фиг.68, обратную замену для замены столбцов, в соответствии с выражением (12), выполняют в отношении результата декодирования, и получают тот же результат декодирования, как и в случае, в котором код LDPC оригинальной матрицы Н проверки на четность, декодируют, используя матрицу Н проверки на четность.

На фиг.69 иллюстрируется матрица Н' преобразования проверки на четность по фиг.68, которая разделена на единичные матрицы размером 5×5.

На фиг.69 матрица Н' преобразования проверки на четность представлена в комбинацией единичной матрицы 5×5, матрицы (ниже, соответственно называется квазиединичной матрицей), определенной путем установки одной или более 1 единичной матрицы в ноль, матрицы (ниже, соответственно, называется матрицей сдвига), полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, суммы (ниже, соответственно, называется суммарной матрицей) двух или более матриц для единичной матрицы, квазиединичной матрицы и матрицы сдвига, и нулевой матрицы 5×5.

Матрица Н' преобразования проверки на четность по фиг.69 может быть сконфигурирована с использованием единичной матрицы 5×5, квазиединичной матрицы, матрицы сдвига, суммарной матрицы и нулевой матрицы. Поэтому матрицы 5×5, которые составляют матрицу Н' преобразования проверки на четность ниже, соответственно, называются составляющими матрицами.

Когда код LDPC матрицы проверки на четность, представленной составляющими матрицами Р×P, декодируют, может использоваться архитектура, в которой одновременно выполняются операции проверочного узла Р и операции переменного узла.

На фиг.70 показана блок-схема, иллюстрирующая пример конфигурации устройства декодирования, которое выполняет декодирование.

Таким образом, на фиг.70 иллюстрируется пример конфигурации устройства декодирования, которое выполняет декодирование кода LDPC, используя матрицу Н' преобразования проверки на четность по фиг.69, полученную в результате выполнения, по меньшей мере, замены столбца по выражению (12) в отношении оригинальной матрицы Н проверки на четность по фиг.67.

Устройство декодирования по фиг.70 состоит из запоминающего устройства 300, содержащего данные ребра, которое состоит из 6 FIFO 300₁-300₆, селектора 301, который выбирает FIFO 300₁-300₆, модуля 302 вычисления проверочного узла, двух схем 303 и 308 циклического сдвига, запоминающего устройства 304 хранения данных ребра, которое состоит из 18 FIFO 304₁-304₁₈, селектора 305, который выбирает FIFO 304₁-304₁₈, запоминающего устройства 306 данных приема, в котором сохраняются данные приема, модуля 307 вычисления переменного узла, модуля 309 вычисления слова декодирования, модуля 310 изменения компоновки данных приема и модуля 311 изменения компоновки данных декодирования.

Вначале будет описан способ хранения данных в запоминающих устройствах 300 и 304 данных ребра.

Запоминающее устройство 300 данных ребра состоят из 6 FIFO 3001-3006, в которых номер представляет собой номер, полученный путем деления номера 30 ряда матрицы H' преобразования проверки на четность по фиг.69 на номер 5 ряда составляющей матрицы. FIFO 300_у (у=1, 2, …, и 6) состоит из множества каскадов областей хранения. В области хранения в каждом каскаде сообщения, соответствующие пяти ребрам, номер которых представляет собой номер ряда и номер столбца составляющей матрицы, могут быть одновременно считаны и записаны. Количество каскадов областей хранения FIFO 300_у становится равным 9, что должно представлять собой максимальное число из числа (веса Хэмминга) 1 в направлении ряда матрицы преобразования проверки на четность по фиг.69.

В FIFO 300₁, данные, соответствующие положениям 1 (сообщение v_i из переменных узлов) в первом - пятом рядах матрицы H' преобразования проверки на четность по фиг.69, сохраняют в форме заполнения каждого ряда в горизонтальном направлении (форма, в которой 0 игнорируется). Таким образом, если j-й ряд и i-й столбец представлены как (j, i), данные, соответствующие положениям 1 единичной матрицы 5×5 от (1, 1) до (5, 5) в матрице Н' преобразования проверки на четность, будут сохранены в области хранения, в соответствии с первым этапом FIFO 300₁. В области хранения второго каскада сохраняют данные, соответствующие положениям 1 сдвиговой матрицы (сдвиговая матрица, полученная в результате циклического сдвига единичной матрицы 3 размером 5×5 в направлении вправо) для от (1, 21) до (5, 25) матрицы Н' преобразования проверки на четность. Аналогично представленному выше случаю, в областях хранения с третьего по восьмой каскадов, данные сохраняют в ассоциации с матрицей H' преобразования проверки на четность. Кроме того, в области хранения девятого каскада, будут сохранены данные, соответствующие положениям 1 сдвиговой матрицы (сдвиговая матрица, полученная путем замены 1 первого ряда единичной матрицы 5×5 модуля на 0 и циклического сдвига единичной матрицы в левую сторону на 1) от (1, 86) до (5, 90) матрицы FT преобразования проверки на четность.

В FIFO 300₂, сохраняют данные, соответствующие положениям 1 в шестом-десятым рядах матрицы Н' преобразования проверки на четность по фиг.69. Таким образом, в области хранения для первого каскада FIFO 300₂, сохраняют данные, соответствующие положениям 1 первой сдвиговой матрицы, составляющей суммарную матрицу (суммарная матрица, которая должна представлять собой сумму первой сдвиговой матрицы, полученной в результате циклического сдвига единичной матрицы 5×5 в правую сторону на 1 и второй сдвиговой матрицы, полученной в результате циклического сдвига единичной матрицы 5×5 модуля в правую сторону на 2) среди от (6, 1) до (10, 5) матрицы Н' преобразования проверки на четность. Кроме того, в области хранения второго каскада, сохраняют данные, соответствующие положениям 1 второй матрицы сдвига, составляющей суммарную матрицу размером от (6, 1) до (10, 5) в матрице Н' преобразования проверки на четность.

Таким образом, что касается составляющей матрицы, вес которой составляет два или больше, когда составляющую матрицу, представленную как сумма множества матриц P×Р единичных матриц, вес которых равен 1, квазиединичную матрицу, в которой один или больше элементов 1 в единичной матрице становится равным 0, или сдвиговую матрицу, полученную в результате циклического сдвига единичной матрицы или квазиединичной матрицы, данные, соответствующие этим участкам 1 в единичной матрице с весом 1, квазиединичной матрице или матрице сдвига (сообщения, соответствующие ребрам, принадлежащим единичной матрице, квазиединичной матрице или сдвиговой матрице), сохраняют под тем же адресом (тот же FIFO среди FIFO 300₁-300₆).

Следовательно, в областях хранения с третьего по девятый каскадов, данные сохраняют в ассоциации с матрицей Н' преобразования проверки на четность, аналогично описанному выше случаю.

В FIFO 300₃-300₆ данные сохраняют в ассоциации с матрицей Н' преобразования проверки на четность, аналогично описанному выше случаю.

Запоминающее устройство 304 данных ребра состоит из 18 FIFO, 3041-30418, номер которых представляет собой номер, полученный в результате деления номера 90 столбца матрицы FT преобразования проверки на четность на 5, для получения номера столбца составляющей матрицы. FIFO 304_х (х=1, 2, …, и 18) состоит из множества каскадов областей хранения. В области хранения в каждом каскаде, сообщения, соответствующие пяти ребрам, номер которых представляет собой номер ряда и номер столбца, преобразованные составляющей матрицей Н', могут быть одновременно считаны и записаны.

В FIFO 304₁, данные, соответствующие положениям 1 в первом - пятом столбцах матрицы Н' преобразования проверки на четность по фиг.69 (сообщение u_j из проверочных узлов), сохраняют в форме заполнения каждого столбца в вертикальном направлении (форма, в которой 0 игнорируют). Таким образом, данные, соответствующие положениям 1 среди единичных матриц размером 5×5 от (1, 1) до (5, 5) в матрице Н' преобразования проверки на четность, сохраняют в области хранения первого каскада FIFO 304₁. В области хранения второго каскада сохраняют данные, соответствующие положениям 1 в первой сдвиговой матрице, составляющей суммарную матрицу от (6, 1) до (10, 5) в матрице Н' преобразования проверки на четность (суммарная матрица, которая должна составлять сумму первой сдвиговой матрицы, полученной в результате циклического сдвига единичной матрицы 5×5 в правую сторону на 1, и второй сдвиговой матрицы, полученной в результате циклического сдвига единичной матрицы размером 5×5 в правую сторону на 2). Кроме того, в области хранения третьего каскада, сохраняют данные, соответствующие положениям 1 во второй сдвиговой матрице, соответствующей суммарной матрице от (6, 1) до (10, 5) матрицы Н' преобразования проверки на четность.

Таким образом, в отношении составляющей матрицы, вес которой равен двум или больше, когда составляющая матрица представлена, как сумма множества матриц P×Р единичных матриц, вес которых равен 1, квазиединичная матрица, в которой один или больше элементов 1 в единичной матрице становится равным 0, или сдвиговую матрицу, полученную в результате циклического сдвига единичной матрицы или квазиединичной матрицы, данные, соответствующие положениям 1 в единичной матрице с весом 1 (сообщения, соответствующие ребрам, принадлежащим единичной матрице, квазиединичной матрице или сдвиговой матрице), квазиединичную матрицу или сдвиговую матрицу сохраняют по тому же адресу (в том же FIFO среди FIFO 304₁-304₁₈).

Затем, в областях хранения четвертого и пятого этапов, данные сохраняют в ассоциации с матрицей Н' преобразования проверки на четность, аналогично описанному выше случаю. Количество этапов областей хранения FIFO 304₁ становится равным 5, как максимальное количество для количества 1 в направлении ряда с первого по пятый столбцы в матрице FT преобразования проверки на четность (вес Хэмминга).

В FIFO 304₂ и 304₃ данные сохраняют в ассоциации с матрицей Н' преобразования проверки на четность, аналогично описанному выше случаю, и каждая длина (количество каскадов) равна 5. В FIFO 304₄-304₁₂ данные сохраняют в ассоциации с матрицей Н' преобразования проверки на четность, аналогично описанному выше случаю, и каждая длина равна 3. В FIFO 304₁₃-304₁₈ данные сохраняют в ассоциации с матрицей Н' преобразования проверки на четность, аналогично представленному выше случаю, и каждая длина равна 2.

Далее будет описана операция устройства декодирования по фиг.70.

Запоминающее устройство 300 хранения данных ребра состоят из 6 FIFO 300₁-300₆. В соответствии с информацией (данными матрицы) D312, какому ряду матрицы Н' преобразования проверки на четность принадлежат пять сообщений D311, переданных из схемы 308 циклического сдвига предыдущего этапа, данные хранения FIFO выбирают из FIFO 300₁-300₆, и эти пять сообщений D311 совместно последовательно сохраняют в выбранном FIFO. Когда данные считывают, запоминающее устройство 300 хранения данных ребра последовательно считывает пять сообщений D300₁ из FIFO 300₁ и подает эти сообщения в селектор 301 следующего этапа. После того, как считывание сообщений из FIFO 300₁ заканчивается, запоминающее устройство 300 сохраняет данные, ребра, последовательно считывает сообщения из FIFO 300₂-300₆ и подает эти сообщения на селектор 301.

Селектор 301 выбирает пять сообщений из FIFO, из которых данные в данный момент были считаны, среди FIFO 300₁-300₆, в соответствии с сигналом D301 выбора, и подает выбранные сообщения, как сообщения D302, на модуль 302 вычисления проверочного узла.

Модуль 302 вычисления проверочного узла состоит из пяти калькуляторов 302₁-302₅ проверочного узла. Модуль 302 вычисления проверочного узла выполняет операцию проверочного узла, в соответствии с выражением (7), используя сообщения D302 (D302₁-D302₅) (сообщения v_i по выражению 7), поданные через селектор 301, и подает эти пять сообщений D303 (D303₁-D303₅) (сообщения u_j по выражению (7)), полученные в результате операции проверочного узла, на схему 303 циклического сдвига.

Схема 303 циклического сдвига выполняет циклический сдвиг пяти сообщений D303₁-D303₅, полученных модулем 302 вычисления проверочного узла, на основе информации (данные матрицы) D305 о том, какое количество единичных матриц, которые становятся местом начала матрицы Н' преобразования проверки на четность, циклически сдвинуты, для получения соответствующих ребер, и подает его результат, в качестве сообщения D304, в запоминающее устройство 304 хранения данных ребра.

Запоминающее устройство 304 хранения данных ребра состоит из 18 FIFO 304₁-304₁₈ и выбирает FIFO, которые содержат данные из FIFOs 304₁-304₁₈, в соответствии с информацией D305, какому ряду матрицы Н' преобразования проверки на четность принадлежат пять сообщений D304, поданных из схемы 303 циклического сдвига, в предыдущем каскаде, и совместно сохраняет эти пять сообщений D304 последовательно в выбранном FIFO. Кроме того, при считывании данных, запоминающее устройство 304 хранения данных ребра, последовательно считывает пять сообщений D306₁ из FIFO 304₁ и подает считанные сообщения на селектор 305 следующего каскада. После того, как считывание данных из FIFO 304₁ заканчивается, запоминающее устройство 304 хранения данных последовательно считывает сообщения от FIFO 304₂-304₁₈ и подает считанные сообщения на селектор 305.

Селектор 305 выбирает пять сообщений из FIFO, из которых данные в настоящее время считываются, из FIFO 304₁-304₁₈, в соответствии с сигналом D307 выбора, и подает выбранные сообщения, как сообщения D308, на модуль 307 вычисления переменного узла и на модуль 309 вычисления слова декодирования.

В то же время, модуль 310 изменения компоновки данных приема изменяет компоновку кода D313 LDPC, принятого через канал 13 связи, выполняя замену столбца в выражении (12), и подает код LDPC, как данные D314 приема, на запоминающее устройство 306 данных приема. Запоминающее устройство 306 данных приема вычисляет логарифмическое отношение вероятности (LLR) приема из данных D314 приема, переданных модулем 310 изменения компоновки данных приема, сохраняет LLR приема, собирает пять LLR приема, и подает эти LLR приема, как значения D309 приема на модуль 307 вычисления переменного узла и на модуль 309 вычисления слова декодирования.

Модуль 307 вычисления переменного узла состоит из пяти калькуляторов 3071-3075 переменного узла. Модуль 307 вычисления переменного узла выполняет операцию переменного узла, в соответствии с выражением (1), используя сообщения D308 (D308₁-D308₅) (сообщения u_j в выражении (1)), переданные через селектор 305, и пять значений прима D309 (значение u_0i приема по выражению (1)), переданные из запоминающего устройства 306 данных приема, и подает сообщения D310 (D310₁-D310₅) (сообщения v_i выражения (1)), полученные, как результат операции, в схему 308 циклического сдвига.

Схема 308 циклического сдвига выполняет циклический сдвиг сообщений D310₁-D310₅, вычисленных модулем 307 вычисления переменного узла, на основе информации о том, какое количество единичных матриц, ставших местом происхождения матрицы Н' преобразования проверки на четность, было циклически сдвинуто для получения соответствующих ребер, и подает результат этого, в качестве сообщения D311, на запоминающее устройство 300 хранения данных ребра.

В результате циркуляции описанной выше операции в одном цикле, может быть однократно выполнено декодирование кода LDPC. После декодирования кода LDPC заданное количество раз, устройство декодирования на фиг.70 получает конечный результат декодирования и выводит этот конечный результат декодирования, на модуль 309 вычисления слова декодирования и на модуль 311 изменения компоновки данных декодирования.

Таким образом, модуль 309 вычисления слова декодирования состоит из пяти калькуляторов 309₁-309₅ слова декодирования. Модуль 309 вычисления слова декодирования вычисляет результат декодирования (слово декодирования), на основе выражения (5), как конечный этап множественного декодирования, используя пять сообщений D308 (D308₁-D308₅) (сообщения u_j по выражению 5), выводимых селектором 305, и пять значений D309 приема (значений u_0i приема в выражении (5)), подаваемых из запоминающего устройства 306 данных приема, и подает данные D315 декодирования, полученные в результате, на модуль 311 изменения компоновки данных декодирования.

Модуль 311 изменения компоновки данных декодирования выполняет обратную замену для замены столбцов в выражении (12), в отношении данных D315 декодирования, подаваемых модулем 309 вычисления слова декодирования, изменяет компоновку их порядка, и выводит данные декодирования, как конечный результат D316 декодирования.

Как описано выше, одну из замены ряда и замены столбца или обе, замену ряда и замену столбца, выполняют в отношении матрицы проверки на четность (оригинальная матрица проверки на четность), матрицу проверки на четность преобразуют в комбинацию единичных матриц Р×P, квазиединичной матрицы, в которой один или более элементов 1 в единичной матрице становятся 0, сдвиговой матрицы, полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, суммарной матрицы, которая представляет собой сумму множества матриц единичных матриц, квазиединичных матриц или сдвиговых матриц, и нулевой матрицы Р×P, то есть, матрица проверки на четность (матрица преобразования проверки на четность), которая может быть представлена комбинацией последовательных матриц, и архитектура, в которой одновременно могут быть выполнены Р операции проверочного узла, и операции переменного узла при декодировании кода LDPC, может быть принята. Таким образом, рабочую частоту удерживают в реализуемом диапазоне путем одновременного выполнения Р операции узла, и может быть выполнено множество повторений декодирования.

Декодер 166 LDPC, который составляет устройство 12 приема по фиг.64, выполняет декодирование LDPC, в результате одновременного выполнения Р операций проверочного узла и операций переменного узла, аналогично устройству декодирования по фиг.70.

Таким образом, для упрощения описания, если матрица проверки на четность кода LDPC, выводимого кодером 115 LDPC, составляющим устройство 11 передачи по фиг.8, может рассматриваться, как матрица Н проверки на четность, представленная на фиг.67, в котором матрица четности принимает лестничную структуру, в перемежителе 23 четности устройства 11 передачи, перемежение четности для перемежения (K+qx+y+1)-го знакового бита в положение (K+Py+x+1)-го знакового бита выполняют в состоянии, в котором длину K информации устанавливают равной 60, количество P столбцов модуля циклической структуры устанавливают равным 5, и делитель q (=M/Р) длины M четности устанавливают равным 6.

Поскольку перемежение четности соответствует замене столбца в выражении (12), как описано выше, нет необходимости выполнять замену столбца для выражения (12) в декодере 166 LDPC.

Поэтому в приемном устройстве 12 по фиг.64, как описано выше, код LDPC, в котором не выполняется обратное перемежение четности, то есть код LDPC в состоянии, в котором выполняют замену столбца в выражении (12), подают из обратного перемежителя 55 со скручиванием столбцов на декодер 166 LDPC. В декодере 166 LDPC, выполняется та же обработка, что и в устройстве декодирования по фиг.70, за исключением того, не выполняется замена столбца в выражении (12).

Таким образом, на фиг.71 иллюстрируется пример конфигурации декодера 166 LDPC по фиг.64.

На фиг.71, декодер 166 LDPC имеет такую же конфигурацию, как и устройство декодирования по фиг.70, за исключением того, что модуль 310 изменения компоновки данных приема по фиг.70 не предусмотрен, и выполняют ту же обработку, что и в устройстве декодирования по фиг.70, за исключением того, что замена столбца в выражении (12) не была выполнена, и, таким образом, ее описание здесь исключено.

Как описано выше, поскольку декодер 166 LDPC может быть выполнен без предоставления модулем 310 изменения компоновки данных приема, размеры могут быть уменьшены по сравнению с устройством декодирования на фиг.70.

На фиг.67-71, для упрощения описания, длина N кода для кода LDPC установлена равной 90, длина K информации установлена равной 60, количество столбцов (количество рядов и количество столбцов в составляющей матрице) Р модуля циклической структуры установлено равным 5, и делитель q (=М/P) длины М четности установлен равным 6. Однако, длина N кода, длина K информации, количество Р столбцов модуля циклической структуры и делитель q (=М/Р) не ограничены представленными выше значениями.

Таким образом, в передающем устройстве 11 по фиг.8, кодер 115 LDPC выводит код LDPC, в котором длина N кода установлена 64800 или 16200 и т.п., длина K информации установлена N-Pq (=N-М), число Р столбцов в модуле циклической структуры установлено равным 360, и делитель q установлен равным М/Р. Однако декодер 166 LDPC по фиг.71 может применяться в случае, в котором операция проверочного узла P и операция переменного узла выполняются одновременно в отношении кода LDPC, и выполняют декодирование LDPC.

На фиг.72 показана схема, иллюстрирующая обработку мультиплексора 54, составляющего обратный перемежитель 165 бита по фиг.65.

Таким образом, на фиг.72 иллюстрируется пример функциональной конфигурации мультиплексора 54.

Мультиплексор 54 состоит из модуля 1001 обратной взаимной замены и запоминающего устройства 1002.

Мультиплексор 54 выполняет обработку обратной взаимной замены (обратную обработку для обработки взаимной замены), соответствующую обработке взаимной замены, выполняемой демультиплексором 25 передающего устройства 11, то есть, обработку обратной взаимной замены для возврата положений знаковых битов (символьных битов) кода LDPC, замена которого выполняется в результате обработки взаимной замены, в оригинальные положения, относительно символьных битов, подаваемых от декодера 164 QAM на предыдущем этапе, и подает код LDPC, полученный в результате этого, на обратный перемежитель 55 со скручиванием столбцов на следующем этапе.

Таким образом, в мультиплексоре 54, символьные биты y₀, y₁, … и y_mb-1 из mb битов для b символов подают на модуль 1001 обратной взаимной замены в модулях по b (последовательных) символов.

Модуль 1001 обратной взаимной замены выполняет обратную взаимную замену, для возврата компоновки символьных битов y₀-y_mb-1 для mb битов для компоновки знаковых битов b₀, b₁, … и b_mb-1 оригинальных mb битов (компоновка знаковых битов b₀-b_mb-1 перед взаимной заменой выполняется в модуле 32 взаимной замены, составляющем демультиплексор 25 стороны передающего устройства 11), и выводит знаковые биты b₀-b_mb-1 для mb битов, полученных в результате этого.

Запоминающее устройство 1002 имеет емкость хранения для хранения mb битов в направлении ряда (горизонтальное направление) и сохраняет N/(mb) битов в направлении столбца (вертикальное направление), аналогично запоминающему устройству 31, составляющему демультиплексор 25 на стороне передающего устройства 11. Таким образом, запоминающее устройство 1002 состоит из mb столбцов, которые содержат N/(mb) битов.

Однако, в запоминающее устройстве 1002 запись знаковых битов кода LDPC, выводимого с помощью модуля 1001 обратной взаимной замены, выполняют в направлении, в котором выполняют считывание знаковых битов из запоминающего устройства 31 демультиплексора 25 передающего устройства 11, и считывание знаковых битов, записанных в запоминающее устройство 1002, выполняют в направлении, в котором выполняют запись знаковых битов в запоминающее устройство 31.

Таким образом, в мультиплексоре 54 приемного устройства 12, как показано в позиции А на фиг.72, запись знаковых битов кода LDPC, выводимого модулем 1001 обратной взаимной замены в направлении ряда в модулях по mb битов последовательно выполняют в направлении нижнего ряда от первого ряда запоминающего устройства 1002.

При записи знаковых битов, соответствующих одному из окончания длины кода, мультиплексор 54 считывает знаковые биты из запоминающего устройства 1002 в направлении столбца и подает эти знаковые биты на обратный перемежитель 55 со скручиванием столбцов на следующем этапе.

Здесь в позиции В на фиг.72 показана схема, иллюстрирующая считывание знаковых битов из запоминающего устройства 1002.

В мультиплексоре 54 считывание знаковых битов кода LDPC в направлении вниз с верхней стороны столбцов, составляющих запоминающее устройство 1002 (направление столбцов) выполняют в направлении с левой стороны в правую сторону.

На фиг.73 показана схема, иллюстрирующая обработку обратного перемежителя 55 со скручиванием столбцов, составляющего обратный перемежитель 165 битов по фиг.65.

Таким образом, на фиг.73 иллюстрируется пример конфигурации запоминающего устройства 1002 мультиплексора 54.

Запоминающее устройство 1002 состоит из накопительной емкости для хранения mb битов в направлении столбца (вертикальном направлении) и содержит N/(mb) битов в направлении ряда (горизонтальном направлении) и включает в себя mb столбцов.

Обратный перемежитель 55 со скручиванием столбцов записывает знаковые биты кода LDPC в запоминающее устройство 1002 в направлении ряда, управляет положением начала считывания, когда знаковые биты считывают в направлении столбцов, и выполняет обратное перемежение со скручиванием столбцов.

Таким образом, в обратном перемежителе 55 со скручиванием столбцов положение начала считывания, для начала считывания знаковых битов соответствующим образом изменяют в отношении каждого из множества столбцов, и обратную обработку изменения компоновки для возврата компоновки знаковых битов, компоновка которых была изменена при перемежении со скручиванием столбцов, выполняют до оригинальной компоновки.

Здесь, на фиг.73, иллюстрируется пример конфигурации запоминающего устройства 1002, когда способ модуляции представляет собой 16QAM, и кратное число b равно 1, который описан на фиг.24. Поэтому, число m битов одного символа составляет 4 бита, и запоминающее устройство 1002 состоит из четырех (=mb) столбцов.

Вместо мультиплексора 54 обратный перемежитель 55 со скручиванием столбцов последовательно выполняет запись знаковых битов кода LDPC, выводимых модулем 1001 взаимной замены в направлении ряда, в направлении к нижним рядам от первого ряда запоминающего устройства 1002.

Если запись знаковых битов, соответствующих длине кода, заканчивается, обратный перемежитель 55 со скручиванием столбцов выполняет считывание знаковых битов в направлении вниз от верхней стороны запоминающего устройства 1002 (направление столбцов), в направлении столбцов в правом направлении с левой стороны.

Однако обратный перемежитель 55 со скручиванием столбцов выполняет считывание знаковых битов из запоминающего устройства 1002, используя начальное положение записи, для записи знаковых битов с помощью перемежителя 24 со скручиванием столбцов на стороне передающего устройства 11, в качестве положения начала считывания знаковых битов.

Таким образом, если адрес положения головы (верхнего положения) каждого столбца установить в 0, и адрес каждого положения в направлении столбца представлен целым числом в порядке повышения, Когда способ модуляции представляет собой 16QAM, и кратное число b равно 1, в обратном перемежителе 55 со скручиванием столбцов положение начала считывания устанавливают, как положение, в котором адрес равен 0, в отношении самого левого столбца. Что касается второго столбца (с левой стороны), положение начала считывания устанавливают, как положение, адрес которого составляет 2. Что касается третьего столбца, положение начала считывания устанавливают, как положение, адрес которого составляет 4. Что касается четвертого столбца, положение начала считывания устанавливают, как положение, адрес которого составляет 7.

Что касается столбцов, в которых положения начала считывания представляют собой другие положения, чем положения, адрес которых равен 0, после выполнения считывания знаковых битов в самом левом положении, положение возвращается к начальному положению (положение, адрес которого составляет 0), и выполняют считывание в положении непосредственно перед положением начала считывания. Затем выполняют считывание следующего (правого) столбца.

В результате выполнения обратного перемежения со скручиванием столбцов, описанного выше, компоновка знаковых битов, измененная в результате перемежения со скручиванием столбцов, возвращается к исходной компоновке.

На фиг.74 показана блок-схема, иллюстрирующая другой пример конфигурации обратного перемежителя 165 битов на фиг.64.

На чертеже участки, которые соответствуют участкам на фиг.65, обозначены теми же номерами ссылочных позиций, и их описание соответствующим образом здесь исключено.

Таким образом, обратный перемежитель 165 битов на фиг.74 имеет ту же конфигурацию, как и в случае фиг.65, за исключением того, что вновь предусмотрен обратный перемежитель 1011 четности.

На фиг.74 обратный перемежитель 165 битов состоит из мультиплексора (MUX) 54, обратного перемежителя 55 со скручиванием столбцов, и обратного перемежителя 1011 четности и выполняет обратное перемежение битов для знаковых битов кода LDPC, подаваемого от декодера 164 QAM.

Таким образом, мультиплексор 54 выполняет обработку обратной взаимной замены (обратная обработка для обработки взаимной замены), соответствующую обработке взаимной замены, выполняемой демультиплексором 25 передающего устройства 11, в отношении кода LDPC, подаваемого из декодера 164 QAM, то есть, обратная обработка взаимной замены, для возврата в положения знаковых битов, замена которых была выполнена при обработке взаимной замены в исходное положение, и подает код LDPC, полученный в результате этого, на обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов выполняет обратное перемежение со скручиванием столбцов, соответствующее обратному перемежению со скручиванием столбцов, как обработку изменения компоновки, выполненную перемежителем 24 со скручиванием столбцов передающего устройства 11, в отношении кода LDPC, подаваемого от мультиплексора 54.

Код LDPC, который был получен в результате обратного перемежения со скручиванием столбцов, подают от обратного перемежителя 55 со скручиванием столбцов на обратный перемежитель 1011 четности.

Обратный перемежитель 1011 четности выполняет обратное перемежение четности (обратную обработку для перемежения четности), соответствующую перемежению четности, выполняемому перемежителем 23 четности передающего устройства 11, в отношении знаковых битов, после обратного перемежения со скручиванием столбцов в обратном перемежителе 55 со скручиванием столбцов, то есть, обратное перемежение четности, для возврата компоновки знаковых битов кода LDPC, компоновка которого была изменена в результате перемежения четности, в исходную компоновку.

Код LDPC, который был получен в результате обратного перемежения четности, подают из обратного перемежителя 1011 четности на декодер 166 LDPC.

Поэтому в обратном перемежителе 165 битов по фиг.74, код LDPC, в котором были выполнены обратная обработка взаимной замены, обратное перемежение со скручиванием столбцов и обратное перемежение четности, то есть, код LDPC, который был получен в результате кодирования LDPC, в соответствии с матрицей Н проверки на четность, подают на декодер 166 LDPC.

Декодер 166 LDPC выполняет декодирование LDPC кода LDPC, подаваемого из обратного перемежителя 165 битов, используя саму матрицу Н проверки на четность, используемую кодером 115 LDPC передающего устройства 11, для выполнения кодирования LDPC, или матрицу преобразования проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности в отношении матрицы Н проверки на четность, и выводит данные, полученные в результате, в качестве результата декодирования целевых данных LDPC.

Здесь на фиг.74 код LDPC, который был получен в результате кодирования LDPC, в соответствии с матрицей Н проверки на четность, подают из (обратного перемежителя 1011 четности) для обратного перемежителя 165 битов на декодер 166 LDPC. По этой причине, когда выполняют декодирование LDPC кода LDPC, используя матрицу Н проверки на четность, используемую кодером 115 LDPC передающего устройства 11 для выполнения кодирования LDPC, декодер 166 LDPC может быть выполнен с использованием устройства декодирования, выполняющего декодирование LDPC, в соответствии с полным последовательным способом декодирования, для последовательного выполнения операции сообщений (сообщение проверочного узла и сообщение переменного узла) для каждого узла или устройства декодирования, выполняющего декодирование LDPC, в соответствии с полным параллельным способом декодирования для одновременного (параллельного) выполнения операции сообщений для всех узлов.

Кроме того, в декодере 166 LDPC, когда выполняют декодирование LDPC кода LDPC, используя матрицу преобразования проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбца, соответствующей перемежению четности в отношении матрицы Н проверки на четность, используемой кодером 115 LDPC передающего устройства 11, для выполнения кодирования LDPC, декодер 166 LDPC может быть выполнен с использованием устройства декодирования (фиг.70), которое представляет собой устройство декодирования с архитектурой, одновременно выполняющей Р (или делитель Р, кроме 1) операций проверочного узла и операций переменного узла, и имеет модуль 310 изменения компоновки принимаемых данных, для выполнения такой же замены столбцов, как и замена столбцов для получения матрицы преобразования проверки на четность в отношении кода LDPC и изменения компоновки знаковых битов кода LDPC.

На фиг.74, для удобства описания, мультиплексор 54, выполняющий обратную обработку взаимной замены, обратный перемежитель 55 со скручиванием столбцов, выполняющий обратное перемежение со скручиванием столбцов, и обратный перемежитель 1011 четности, выполняющий обратное перемежение четности, сконфигурированы по отдельности. Однако два или больше элемента из мультиплексора 54 обратного перемежителя 55 со скручиванием столбцов и обратного перемежителя 1011 четности могут быть сконфигурированы как единый блок, аналогично перемежителю 23 четности, перемежителю 24 со скручиванием столбцов и демультиплексору 25 передающего устройства 11.

Пример конфигурации приемной системы

На фиг.75 показана блок-схема, иллюстрирующая первый пример конфигурации приемной системы, в которой может применяться приемное устройство 12.

На фиг.75 приемная система состоит из модуля 1101 получения, модуля 1102 обработки декодирования канала передачи и модуля 1103 обработки декодирования источника информации.

Модуль 1101 получения получает сигнал, включающий в себя код LDPC, полученный в результате выполнения, по меньшей мере, кодирования LDPC, в отношении целевых данных LDPC, таких как данные изображения или звуковые данные программы, через канал передачи (канал передачи данных), который не показан, такой как наземная цифровая широковещательная передача, спутниковая цифровая широковещательная передача, сеть CATV, Интернет или другие сети, и подает сигнал на модуль 1102 обработки декодирования канала передачи.

Здесь, когда сигнал, полученный модулем 1101 получения, передают в режиме широковещательной передачи из станции широковещательной передачи через наземную волну, спутниковую волну или через сеть кабельного телевидения (CATV) и т.п., модуль 1101 получения выполнен с использованием тюнера и телевизионной приставки (STB). Кроме того, когда сигнал, полученный модулем 1101 получения, передают из веб-сервера, используя многоадресную передачу, такую как телевидение по протоколу Интернет (IPTV), модуль 1101 получения выполнен с возможностью использованием сетевого интерфейса (I/F), такого как карта сетевого интерфейса (NIC).

Модуль 1102 обработки декодирования канала передачи соответствует приемному устройству 12. Модуль 1102 обработки декодирования канала передачи выполняет обработку декодирования канала передачи, включающую в себя, по меньшей мере, обработку для коррекции ошибки, генерируемой в канале передачи, в отношении сигнала, полученного модулем 1101 получения, через канал передачи, и подает этот сигнал, полученный, как результат его, на модуль 1103 обработки декодирования источника информации.

Таким образом, сигнал, который был получен модулем 1101 получения через канал передачи, представляет собой сигнал, который получают путем выполнения, по меньшей мере, кодирования коррекции ошибки, для коррекции ошибки, генерируемой в канале передачи. Модуль 1102 обработки декодирования канала передачи выполняет обработку декодирования канала передачи, такую как обработка коррекции ошибки в отношении сигнала.

Здесь, в качестве кодирования коррекции ошибки, существует, например, кодирование LDPC или кодирование ВСН, и т.п. Здесь в качестве кодирования коррекции ошибки выполняют, по меньшей мере, кодирование LDPC.

Кроме того, обработка декодирования канала передачи может включать в себя демодуляцию сигнала модуляции и т.п.

Модуль 1103 обработки декодирования источника информации выполняет обработку декодирования источника информации, включающую в себя, по меньшей мере, обработку для расширения сжатой информации в исходную информацию, в отношении сигнала, для которого была выполнена обработка декодирования канала передачи.

Таким образом, кодирование сжатия, которое сжимает информацию, может быть выполнено в отношении сигнала, полученного модулем 1101 получения, через канал передачи, для уменьшения количества данных изображения или звука, соответствующих информации. В этом случае модуль 1103 обработки декодирования источника информации выполняет обработку декодирования источника информации, такую как обработка для расширения сжатой информации до оригинальной информации (обработка расширения), в отношении сигнала, для которого была выполнена обработка декодирования канала передачи.

Когда кодирование сжатия не выполняется в отношении сигнала, полученного модулем 1101 получения по каналу передачи, обработка для расширения сжатой информации до исходной информации не выполняется в модуле 1103 обработки декодирования источника информации.

Здесь, в качестве обработки расширения, например, существует обработка декодирования MPEG т.п. В обработке декодирования канала передачи, в дополнение к обработке расширения, может быть включено дескремблирование и т.п.

В приемной системе, которая выполнена, как описано выше, в модуле 1101 получения, сигнал, в котором кодирование сжатия, такое как кодирование MPEG и кодирование коррекции ошибки, такое как кодирование LDPC было выполнено в отношении данных, таких как изображение или звук, получают через канал передачи и подают на модуль 1102 обработки декодирования канала передачи.

В модуле 1102 обработки декодирования канала передачи, выполняется та же обработка и т.п., как и обработка, выполняемая приемным устройством 12, как обработка декодирования канала передачи в отношении сигнала, подаваемого от модуля 1101 получения, и сигнал, полученный в результате, подают на модуль 1103 обработки декодирования источника информации.

В модуле 1103 обработки декодирования источника информации, обработка декодирования источника информации, такая, как декодирование MPEG, выполняется в отношении сигнала, подаваемого модулем 1102 обработки декодирования канала передачи, и выводят изображение или звук, полученные в результате.

Приемная система по фиг.75, описанная выше, может применяться в телевизионном тюнере и т.п. для приема телевизионной широковещательной передачи, соответствующей цифровой широковещательной передаче.

Каждый из модуля 1101 получения, модуля 1102 обработки декодирования канала передачи и модуля 1103 обработки декодирования источника информации может быть выполнен, как одно независимое устройство (аппаратные средства (интегральная схема (IC) и т.п.) или программный модуль).

Что касается модуля 1101 получения, модуля 1102 обработки декодирования канала передачи и модуля 1103 обработки декодирования источника информации, каждый из набора модуля 1101 получения и модуля 1102 обработки декодирования канала передачи, набора модуля 1102 обработки декодирования канала передачи и модуля 1103 обработки декодирования источника информации, и набора модуля 1101 получения, модуля 1102 обработки декодирования канала передачи и модуля 1103 обработки декодирования источника информации, могут быть сконфигурированы, как одно независимое устройство.

На фиг.76 показана блок-схема, иллюстрирующая второй пример конфигурации приемной системы, в которой может применяться приемное устройство 12.

На чертеже участки, которые соответствуют случаю по фиг.75, обозначены теми же номерами ссылочных позиций, и их описание здесь, соответственно, не представлено.

Приемная система по фиг.76 является такой же, как и в случае на фиг.75 в том, что модуль 1101 получения, модуль 1102 обработки декодирования канала передачи, и модуль 1103 обработки декодирования источника информации предусмотрены и отличаются от случая на фиг.75 тем, что вновь предусмотрен модуль 1111 вывода.

Модуль 1111 вывода представляет собой устройство для отображения изображения или громкоговоритель для вывода звука и т.п., и выводит изображение или звук, соответствующие сигналу, выводимому модулем 1103 обработки декодирования источника информации. Таким образом, выходной модуль 1111 отображает изображение или выводит звук.

Приемная система по фиг.76, описанная выше, может применяться в телевизионном приемнике (TV), принимающем телевизионные широковещательные передачи, соответствующие цифровой телевизионной широковещательной передаче, или радиоприемнике, принимающем широковещательные радиопередачи.

Когда кодирование сжатия не выполняют в отношении сигнала, полученного модулем 1101 получения, сигнал, который выводит модуль 1102 обработки декодирования канала передачи, подают на модуль 1111 вывода.

На фиг.77 показана блок-схема, иллюстрирующая третий пример конфигурации приемной системы, в которой может применяться приемное устройство 12.

На чертеже участки, которые соответствуют случаю фиг.75, обозначены теми же номерами ссылочных позиций, и их описание, соответственно, ниже не представлено.

Приемная система по фиг.77 является общей для случая фиг.75 в том, что предусмотрены модуль 1101 получения и модуль 1102 обработки декодирования канала передачи.

Однако приемная система по фиг.77 отличается от случая по фиг.75 тем, что модуль 1103 обработки декодирования источника информации не предусмотрен, и вновь предусмотрен модуль 1121 записи.

Модуль 1121 записи записывает (сохраняет) сигнал (например, пакеты TS для TS MPEG), выводимый модулем 1102 обработки декодирования канала передачи, на носитель записи (накопитель), такой как оптический диск, жесткий диск (магнитный диск) и запоминающее устройство флэш.

Приемная система по фиг.77, описанная выше, может применяться для устройства записи и т.п., которое записывает телевизионную широковещательную передачу.

На фиг.77 приемная система выполнена в результате предоставления модуля 1103 обработки декодирования источника информации, и может записывать сигнал, полученный при выполнении обработки декодирования источника информации модулем 1103 обработки декодирования источника информации, то есть, изображение или звук, полученные в результате декодирования, модулем 1121 записи.

Вариант осуществления компьютера

Далее последовательность обработки, описанная выше, может быть выполнена с использованием аппаратных средств или может быть выполнена с использованием программного обеспечения. В случае, когда последовательность обработки выполняется программным обеспечением, программу, составляющую программное обеспечение, устанавливают в компьютере общего назначения и т.п.

Поэтому на фиг.78 иллюстрируется пример конфигурации варианта осуществления компьютера, в котором установлена программа, выполняющая последовательность обработки, описанной выше.

Программа может быть заранее записана на жесткий диск 705 и в ROM 703, соответствующем носителю записи, который встроен в компьютер.

В качестве альтернативы, программа может быть временно или постоянно сохранена (записана) на съемном носителе 711 записи, таком как гибкий диск, постоянное запоминающее устройство на компакт диске (CD-ROM), магнитооптический (МО) диск, цифровой универсальный диск (DVD), магнитный диск и полупроводниковое запоминающее устройство. Съемный носитель 711 записи может быть предусмотрен, как так называемое пакетное программное обеспечение.

Программу устанавливают с носителя 711 записи в компьютер. Кроме того, программа может быть передана с сайта загрузки в компьютер по беспроводному каналу передачи, используя искусственный спутник для цифровой спутниковой широковещательной передачи, или может быть передана в компьютер по проводам через сеть, такую как локальная вычислительная сеть (LAN) или Интернет. Компьютер может реализовывать программу, переданную, как описано выше, с помощью передающего модуля 708, и устанавливать программу на встроенном жестком диске 705.

Компьютер включает в себя Центральное процессорное устройство (CPU) 702, встроенное в него. Интерфейс 710 ввода-вывода соединен с CPU 702 через шину 701. Если пользователь выполняет операции с модулем 707 ввода, который выполнен с использованием клавиатуры, "мыши" и микрофона и т.п., и команду подают через интерфейс 710 ввода-вывода, CPU 702 выполняет программу, сохраненную в постоянном запоминающем устройстве (ROM) 703, в соответствии с командой. В качестве альтернативы, CPU 702 загружает программу, хранящуюся на жестком диске 705, программу, переданную со спутника или через сеть, принятую модулем 708 связи, и установленную на жестком диске 705, или программу, считываемую с носителя 711 записи, который установлен в приводе 709, и установленную на жестком диске 705 в Оперативное запоминающее устройство (RAM) 704 и выполняет эту программу. Таким образом, CPU 702 выполняет обработку, в соответствии с блок-схемой последовательности операций, описанной выше, или обработку, исполняемую конфигурациями блок-схем, описанных выше. Кроме того, CPU 702 выводит результат обработки посредством модуля 706 вывода, выполненного с использованием жидкокристаллического дисплея (LCD) или громкоговорителя и т.п., передает результат обработки с помощью модуля 708 связи, или записывает результат обработки на жестком диске 705, через интерфейс 710 ввода-вывода и т.п., в соответствии с необходимостью.

В настоящей спецификации нет необходимости выполнять этапы обработки, описывающие программу, для обеспечения выполнения компьютером различной обработки во временной последовательности, в соответствии с порядком, описанном, как блок-схема последовательности операций, и обработка, выполняемая параллельно или индивидуально (например, параллельная обработку или обработка по объектам), также включена.

Программа может быть обработана одним компьютером или может быть обработана множеством компьютеров, используя распределенную обработку. Программа может быть передана в удаленный компьютер и может быть выполнена.

Варианты осуществления настоящей технологии не ограничены описанными выше вариантами осуществления и различные изменения могут быть выполнены без выхода за пределы объема настоящей технологии.

Другими словами, (таблица исходного значения матрицы проверки на четность) для кода LDPC и т.п., принятая при цифровой широковещательной передаче, используемой исключительно для мобильного оконечного устройства и т.п., может использоваться для цифровой широковещательной передачи, используемой исключительно для стационарного оконечного устройства и т.п.

Настоящая технология также может принимать следующие конфигурации.

[1] устройство обработки данных, включающие в себя:

модуль кодирования, выполненный с возможностью кодирования LDPC, имеющем длину кода 16200 битов, и скорость кодирования, равную 8/15, на основе матрицы проверки на четность кода LDPC; и

модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования, на символьные биты для символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM,

при этом код LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, при этом область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 части информационной матрицы для каждых 360 столбцов и выполнена следующим образом:

когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-й бита из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бита из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y0, у4, y3, y1, y2, y5, y6 и y7, соответственно.

[2] Устройство обработки данных, содержащее:

модуль кодирования, выполненный с возможностью кодирования LDPC, имеющем длину кода 16200 битов, и скорость кодирования, равную 7/15, на основе матрицы проверки на четность кода LDPC; и

модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, причем код LDPC, кодируемый модулем кодирования, включают в себя информационные биты и биты четности, при этом

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положение элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-й бита из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполнения взаимной замены битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11, соответственно.

[3] Устройство обработки данных, содержащее:

модуль кодирования, выполненный с возможностью кодирования LDPC, имеющем длину кода 16200 битов, и скорость кодирования, равную 8/15, на основе матрицы проверки на четность кода LDPC; и

модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования на символьные биты для символа, соответствующего любой одной из 64 сигнальных точек, определенных в соответствии с 64QAM, причем код LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, при этом

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положение элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-й бита из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бита из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполняет взаимную замену битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11, соответственно.

[4] Способ обработки данных, содержащий:

этап кодирования, на котором осуществляют кодирование LDPC, имеющем длину кода 16200 битов, и скорость кодирования, равную 8/15, на основе матрицы проверки на четность кода LDPC; и

этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM,

при этом код LDPC, кодируемый на этапе кодирования, содержит информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положение элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обмена содержит подэтапы, на которых устанавливает (#i+1)-й бит из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y0, y4, y3, y1, y2, y5, y6 и y7, соответственно.

[5] Способ обработки данных, содержащий:

этап кодирования, на котором осуществляют кодирование LDPC, имеющем длину кода 16200 битов, и скорость кодирования, равную 7/15, на основе матрицы проверки на четность кода LDPC; и

этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом код LDPC, кодируемый на этапе кодирования, включает в себя информационные биты и биты четности, причем

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, при этом

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обмена содержит подэтапы, на которых: устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11, соответственно.

[6] Способ обработки данных, содержащий:

этап кодирования, на котором осуществляют кодирование LDPC, имеющем длину кода 16200 битов, и скорость кодирования, равную 8/15, на основе матрицы проверки на четность кода LDPC; и

этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, причем код LDPC, кодируемый на этапе кодирования, включает в себя информационные биты и биты четности, при этом

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда выделяют для двух последовательных символов знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, этап обмена содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11, соответственно.

[7] Устройство обработки данных, содержащее:

модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, на знаковые биты кода LDPC, причем длина кода составляет 16200 битов, а скорость кодирования равна 8/15; и

модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором модулем обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом

когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-й бита из старших значащих битов знаковых битов 8 битов в качестве бита b#i, и (#i+1)-й бита из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов y0, y4, y3, y1, y2, y5, y6 и y7 на биты b0, b1, b2, b3, b4, b5, b6 и b7, соответственно, при этом

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

[8] Устройство обработки данных, содержащее:

модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, при этом длина кода составляет 16200 битов, а скорость кодирования равна 7/15; и

модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором модулем обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-й бита из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бита из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно, при этом

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

[9] Устройство обработки данных, содержащее:

модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15; и

модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором модулем обратной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-й бита из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бита из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно, при этом

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

[10] Способ обработки данных, содержащий:

этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, на знаковые биты кода LDPC, при этом длина кода составляет 16200 битов, а скорость кодирования равна 8/15; и

этап декодирования, на котором декодируют код LDPC, в котором выполнена взаимная замена на этапе обратной взаимной замены, на основе матрицы проверки на четность кода LDPC, при этом

когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов y0, y4, y3, y1, y2, y5, y6 и y7 на биты b0, b1, b2, b3, b4, b5, b6 и b7, соответственно, при этом

код LDPC включает в себя информационные биты и биты четности,

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

[11] Способ обработки данных, содержавший:

этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, при этом длина кода составляет 16200 битов, а скорость кодирования равна 7/15; и

этап декодирования, на котором декодируют код LDPC, в котором выполнена взаимная замена на этапе обратной взаимной замены, на основе матрицы проверки на четность кода LDPC, при этом

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых: устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно, при этом

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

[12] Способ обработки данных, содержащий:

этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, при этом длина кода составляет 16200 битов, а скорость кодирования равна 8/15; и

этап декодирования, на котором декодируют код LDPC, в котором выполнена взаимная замена, на этапе обратной взаимной замены, на основе матрицы проверки на четность кода LDPC, при этом

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых: устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов этих двух символов в качестве бита y#i, и выполняют взаимную замену битов y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно, при этом

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

[13] Устройство обработки данных, содержащее:

модуль кодирования, выполненный с возможностью кодирования LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 7/15, на основе матрицы проверки на четность кода LDPC; и

модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC на символьные биты для символа, соответствующего любой одной из 256 сигнальных точек, определенных 256QAM, при этом

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены одному символу, модуль взаимной замены выполнен с возможностью установки (#i+1)-й бита из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бита из старших значащих битов символьных битов 8 битов одного символа в качестве бита y#i, и осуществления взаимной замены битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y2, y1, y4, y7, y3, y0, y5 и y6, соответственно.

[14] Способ обработки данных, содержащий:

этап кодирования, на котором осуществляют кодирование LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 7/15, на основе матрицы проверки на четность кода LDPC; и

этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC на символьные биты для символа, соответствующего любой одной из 256 сигнальных точек, определенных 256QAM, при этом

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап взаимного обмена содержит подэтапы, на которых: устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y2, y1, y4, y7, y3, y0, y5 и y6, соответственно.

[15] Устройство обработки данных, содержащее:

модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 256 сигнальных точек, определенных 256QAM, на знаковые биты кода LDPC, при этом длина кода составляет 16200 битов, а скорость кодирования равна 7/15;

модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором выполнена, модулем обратной взаимной замены, взаимная замена на основе матрицы проверки на четность кода LDPC, при этом

когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены одному символу, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-й бита из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бита из старших значащих битов символьных битов 8 битов одного символа в качестве бита y#i, и осуществления взаимной замены битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y2, y1, y4, y7, y3, y0, y5 и y6, соответственно, причем

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, при этом

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

[16] Способ обработки данных, содержащий:

этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 256 сигнальных точек, определенных 256QAM, на знаковые биты кода LDPC, при этом длина кода составляет 16200 битов, а скорость кодирования равна 7/15; и

этап декодирования, на котором декодируют код LDPC, в котором выполнена взаимная замена, на этапе обратной взаимной замены, на основе матрицы проверки на четность кода LDPC, при этом

когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены одному символу, этап обратной взаимной замены содержит подэтапы, на которых: устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 8 битов одного символа в качестве бита y#i, и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y2, y1, y4, y7, y3, y0, y5 и y6, соответственно, при этом

код LDPC включает в себя информационные биты и биты четности, а

матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности, причем

область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а

таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

Список номеров ссылочных позиций

11 Передающее устройство

12 Приемное устройство

23 Перемежитель четности

24 Перемежитель со скручиванием столбцов

25 Демультиплексор

31 Запоминающее устройство

32 Модуль взаимной замены

54 Мультиплексор

55 Перемежитель со скручиванием столбцов

111 Модуль адаптация режима/мультиплексор

112 Заполнитель

113 Скремблер ВВ

114 Кодер ВСН

115 Кодер LDPC

116 Перемежитель битов

117 Кодер QAM

118 Перемежитель по времени

119 Кодер MISO/MIMO

120 Перемежитель частоты

121 Кодер ВСН

122 Кодер LDPC

123 Кодер QAM

124 Перемежитель частоты

131 Построитель фрейма и выделение ресурсов

132 Генерирование OFDM

151 Операция OFDM

152 Управление фреймом

153 Обратный перемежитель частоты

154 Декодер QAM

155 Декодер LDPC

156 Декодер ВСН

161 Обратный перемежитель частоты

162 Декодер MISO/MIMO

163 Обратный перемежитель времени

164 Декодер QAM

165 Обратный перемежитель битов

166 Декодер LDPC

167 Декодер ВСН

168 Дескремблер ВВ

169 Удаление нулей

170 Демультиплексор

300 Запоминающее устройство, содержащее данные ребра

301 Селектор

302 Модуль вычисления проверочного узла

303 Схема циклического сдвига

304 Запоминающее устройство, содержащее данные ответвления

305 Селектор

306 Запоминающее устройство принимаемых данных

307 Модуль вычисления переменного узла

308 Схема циклического сдвига

309 Модуль вычисления слова декодирования

310 Модуль изменения компоновки принимаемых данных

311 Модуль изменения компоновки данных декодирования

601 Модуль обработки кодирования

602 Модуль хранения

611 Модуль установки скорости кодирования

612 Модуль считывания таблицы исходного значения

613 Модуль генерирования матрицы проверки на четность

614 Модуль считывания информационного бита

615 Модуль операций четности кодирования

616 Модуль управления

701 Шина

702 CPU

703 ROM

704 RAM

705 Жесткий диск

706 Модуль вывода

707 Модуль ввода

708 Модуль связи

709 Привод

710 Интерфейс ввода-вывода

711 Съемный носитель записи

1001 Модуль обратной взаимной замены

1002 Запоминающее устройство

1011 Обратный перемежитель четности

1101 Модуль получения

1102 Модуль обработки декодирования канала передачи

1103 Модуль обработки декодирования источника информации

1111 Модуль вывода

1121 Модуль записи.

Изобретение относится к устройству обработки данных и к способу обработки данных. Технический результат - повышение устойчивости данных к ошибке. Для этого в случае, когда код LDPC (проверки на четность низкой плотности), имеющий длину кода 16200 битов и скорость кодирования 8/15, отображают на 16 сигнальных точек, если (#i+1)-е биты из старших значащих битов знаковых битов для 4×2 битов и символьных битов для 4×2 битов из двух последовательных символов устанавливают в качестве битов b#i и y#i, соответственно, демультиплексор выполняет взаимную замену для выделения b0, b1, b2, b3, b4, b5, b6 и b7 для y0, y4, y3, y1, y2, y5, y6 и y7, соответственно. Настоящая технология может применяться в передающей системе и т.п., которая передает код LDPC. 12 н.п. ф-лы, 78 ил.

1. Устройство обработки данных, содержащее:
модуль кодирования, выполненный с возможностью кодирования LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15, на основе матрицы проверки на четность кода LDPC; и
модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования, на символьные биты для символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, при этом
код LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:


когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-го бита из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y0, y4, y3, y1, y2, y5, y6 и y7, соответственно.

2. Устройство обработки данных, содержащее:
модуль кодирования, выполненный с возможностью кодирования LDPC, имеющего длину кода 16200 битов, а скорость кодирования, равную 7/15, на основе матрицы проверки на четность кода LDPC; и
модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования, на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом
код LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-го бита из значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11, соответственно.

3. Устройство обработки данных, содержащее:
модуль кодирования, выполненный с возможностью кодирования LDPC, имеющего длину кода 16200 битов, а скорость кодирования, равную 8/15, на основе матрицы проверки на четность кода LDPC; и
модуль взаимной замены, выполненный с возможностью осуществления взаимной замены знаковых битов кода LDPC, кодируемого модулем кодирования, на символьные биты для символа, соответствующего любой одной из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом
код LDPC, кодируемый модулем кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:


когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-го бита из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполнения взаимной замены битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11, соответственно.

4. Способ обработки данных, содержащий:
этап кодирования, на котором осуществляют кодирование LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15, на основе матрицы проверки на четность кода LDPC; и
этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, при этом
код LDPC, кодируемый на этапе кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6 и b7 битами y0, y4, y3, y1, y2, y5, y6 и y7, соответственно.

5. Способ обработки данных, содержащий:
этап кодирования, на котором осуществляют кодирование LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 7/15, на основе матрицы проверки на четность кода LDPC; и
этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом
код LDPC, кодируемый на этапе кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:


когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11, соответственно.

6. Способ обработки данных, содержащий:
этап кодирования, на котором осуществляют кодирование LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15, на основе матрицы проверки на четность кода LDPC; и
этап взаимной замены, на котором осуществляют взаимную замену знаковых битов кода LDPC, кодируемого на этапе кодирования, на символьные биты для символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, при этом
код LDPC, кодируемый на этапе кодирования, включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 битами y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11, соответственно.

7. Устройство обработки данных, содержащее:
модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15; и
модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором модулем обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-го бита из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов y0, y4, y3, y1, y2, y5, y6 и y7 на биты b0, b1, b2, b3, b4, b5, b6 и b7, соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

8. Устройство обработки данных, содержащее:
модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 7/15; и
модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором модулем обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-го бита из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

9. Устройство обработки данных, содержащее:
модуль обратной взаимной замены, выполненный с возможностью осуществления взаимной замены символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15; и
модуль декодирования, выполненный с возможностью декодирования кода LDPC, в котором модулем обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделены для двух последовательных символов, модуль обратной взаимной замены выполнен с возможностью установки (#i+1)-го бита из старших значащих битов знаковых битов 12 битов в качестве бита b#i, и (#i+1)-го бита из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и осуществления взаимной замены битов y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

10. Способ обработки данных, содержащий:
этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных 16QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15; и
этап декодирования, на котором декодируют код LDPC, в котором на этапе обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты из 8 битов, сохраненных в 8 модулях хранения, имеющих емкость хранения 16200/8 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых: устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 8 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 8 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов y0, y4, y3, y1, y2, у5, y6 и y7 на биты b0, b1, b2, b3, b4, b5, b6 и b7, соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

11. Способ обработки данных, содержащий:
этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 7/15; и
этап декодирования, на котором декодируют код LDPC, в котором на этапе обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов y2, y0, y8, y7, y1, y6, y4, y3, y10, y9, y5 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом:

12. Способ обработки данных, содержащий:
этап обратной взаимной замены, на котором осуществляют взаимную замену символьных битов символа, соответствующего любой из 64 сигнальных точек, определенных в соответствии с 64QAM, на знаковые биты кода LDPC, имеющего длину кода 16200 битов, и скорость кодирования, равную 8/15; и
этап декодирования, на котором декодируют код LDPC, в котором на этапе обратной взаимной замены выполнена взаимная замена, на основе матрицы проверки на четность кода LDPC, при этом
когда знаковые биты 12 битов, сохраненных в 12 модулях хранения, имеющих емкость хранения 16200/12 битов и считываемых из соответствующих модулей хранения по одному биту одновременно, выделяют для двух последовательных символов, этап обратной взаимной замены содержит подэтапы, на которых устанавливают (#i+1)-й бит из старших значащих битов знаковых битов 12 битов в качестве бита b#i, a (#i+1)-й бит из старших значащих битов символьных битов 12 битов указанных двух символов в качестве бита y#i, и выполняют взаимную замену битов y2, y0, y4, y1, y6, y7, y8, y5, y10, y3, y9 и y11 на биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, соответственно, при этом
код LDPC включает в себя информационные биты и биты четности, а
матрица проверки на четность включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности, причем
область информационной матрицы представлена таблицей исходного значения матрицы проверки на четность, а
таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 на участке информационной матрицы для каждых 360 столбцов, и выполнена следующим образом: