УСТРОЙСТВО ОБРАБОТКИ ДАННЫХ И СПОСОБ ОБРАБОТКИ ДАННЫХ Российский патент 2016 года по МПК H03M13/27 H03M13/19 H04L1/00 

Область техники, к которой относится изобретение

Настоящее изобретение относится к устройству обработки данных и способу обработки данных и, в частности, к устройству обработки данных и способу обработки данных, которые позволяют повысить устойчивость к ошибке данных.

Уровень техники

LDPC (код контроля четности с низкой плотностью) имеет высокую способность коррекции ошибок и в последнее время широко принят в передающей системе, включающей в себя спутниковое цифровое широковещание, такое как DVB (цифровое видеошироковещание)-S.2, выполненное в Европе (например, смотри непатентную литературу 1). В дополнение к этому, проведены исследования принятия LDPC-кода к наземному цифровому широковещанию следующего поколения.

Из приведенных недавно исследований известно, что производительность, близкая к пределу Шеннона, получается из LDPC-кода, когда длина кода увеличивается, аналогично турбокоду. Так как LDPC-код имеет свойство, которое состоит в том, что кратчайшее расстояние пропорционально длине кода, LDPC-код имеет преимущества, связанные с превосходными характеристиками вероятности блочной ошибки, и редко встречается так называемое явление минимального уровня ошибок, наблюдаемого в характеристике декодирования турбокода, в качестве его характеристики.

В дальнейшем будет, главным образом, описан LDPC-код. LDPC-код является линейным кодом, и LDPC-код необязательно должен представлять собой двоичный код. Однако, в этом случае, предполагается, что LDPC-код является двоичным кодом.

Максимальная характеристика LDPC-кода состоит в том, что матрица контроля четности, определяющая LDPC-код, является разреженной. В этом случае, разреженная матрица представляет собой матрицу, в которой число 1 элементов матрицы является очень маленьким (то есть матрицу, в которой большая часть элементов равна 0).

Фиг.1 иллюстрирует пример матрицы Н контроля четности LDPC-кода.

В матрице H контроля четности, показанной на фиг.1, вес каждого столбца (вес столбца) (число 1) становится равным "3", и вес каждой строки (вес строки) становится равным "6".

При кодировании с использованием LDPC-кода (LDPC-кодирование), например, порождающая матрица G генерируется на основе матрицы Н контроля четности, и порождающая матрица G умножается на двоичные информационные биты таким образом, чтобы сгенерировать кодовое слово (LDPC-код).

В частности, устройство кодирования, которое выполняет LDPC-кодирование, сначала вычисляет порождающую матрицу G, в которой выполняется выражение GH^T=0, между транспонированной матрицей H^T матрицы Н контроля четности и порождающей матрицей G. В этом случае, когда порождающая матрица G представляет собой матрицу K×N, устройство кодирования перемножает порождающая матрица G с битовой строкой (вектором и) информационных бит, включающих в себя N битов, и генерирует кодовое слово с (= uG), включающее в себя N битов. Кодовое слово (LDPC-код), которое генерируется с помощью кодирующего устройства, принимается на приемной стороне через заданный канал связи.

LDPC-код можно декодировать с помощью алгоритма, который называется вероятностным декодированием, предложенным Галлагером (Gallager), то есть алгоритм передачи сообщений, использующий распространение степени уверенности на так называемом графе Таннера (Tanner), включающим в себя переменный узел (который также называется узлом сообщения) и проверочный узел. В дальнейшем переменный узел и проверочный узел будут, соответственно, называться просто узлами.

Фиг.2 иллюстрирует последовательность декодирования LDPC-кода.

В дальнейшем, действительное значение, которое получается путем представления правдоподобия, равного 0, значения i-того бита кода LDPC-кода (одного кодового слова), принятого на приемной стороне с помощью отношения логарифмического правдоподобия, соответственно, называется как значение u_0i приема. В дополнение к этому, сообщение, выводимое из проверочного узла, называется как u_j, и сообщение, выводимое из переменного узла, называется как v_i.

Сначала, при декодировании LDPC-кода, как иллюстрировано на фиг.2, на этапе S11 принимают LDPC-код, сообщению (сообщению проверочного кода) u_j присваивают начальное значение 0, и переменной k, принимающей целочисленные значения в качестве счетчика процесса повторения, присваивают начальное значение 0, и процесс продолжается на этапе S12. На этапе S12 сообщение (сообщение переменного узла) v_i вычисляется путем выполнения операции (операции переменного узла), представленной выражением (1), на основании значения u_0i приема, полученного путем приема LDPC-кода, и сообщение u_j вычисляется путем выполнения операции (операции проверочного узла) представленной выражением (2) на основании сообщения v_i.

(Выражение 1)

(Выражение 2)

В этом случае, d_v и d_c в выражениях (1) и (2) представляют собой параметры, которые показывают числа 1 матрицы H контроля четности в продольном направлении (столбец) и в поперечном направлении (строка), соответственно, и можно произвольно установить, соответственно. Например, в случае кода (3, 6), d_v принимает значение 3, и d_c принимает значение 6.

При работе переменного узла согласно выражению (1) и при работе проверочного узла согласно выражению (2), так как сообщение, выходящее из ребра графа (линия, связывающая переменный узел и проверочный узел) для вывода сообщения, не является целью работы, рабочий диапазон становится равным от 1 до d_v - 1 или от 1 до d_c - 1. Работа проверочного узла согласно выражению (2) выполняется фактически за счет предварительного создания таблицы функции R (v₁, v₂), представленной выражением (3), определенным одним входом по отношению к двум выходам v₁ и v₂ и использующего таблицу последовательно (рекурсивно), как представлено выражением (4).

(Выражение 3)

(Выражение 4)

На этапе S12 переменная k увеличивает свое значение на 1, и процесс переходит к этапу S13. На этапе S13 определяют, больше ли значение переменной k, чем заданное число раз C повторного декодирования. Когда на этапе S13 определено, что переменная k не больше, чем C, процесс возвращается на этап S12, и в дальнейшем повторяется тот же самый процесс.

Когда на этапе S13 определено, что переменная k больше, чем C, процесс переходит на этап S14, сообщение v_i, которое соответствует результату декодирования, который будет окончательно выводиться, вычисляется путем выполнения операции, представленной выражением (5), и выводится, и процесс декодирования LDPC-кода заканчивается.

(Выражение 5)

В этом случае, работа согласно выражению (5) выполняется с использованием сообщений u_j из всех ребер, соединенных с переменным узлом, которая отличается от работы переменного узла согласно выражению (1).

Фиг.3 иллюстрирует пример матрицы Н контроля четности LDPC-кода (3, 6) (скорость кодирования равна 1/2, и длина кода равна 12).

В матрице H контроля четности, показанной на фиг.3, вес столбца установлен на 3, и вес строки установлен на 6 аналогично фиг.1.

Фиг.4 иллюстрирует граф Таннера матрицы H контроля четности, показанной на фиг.3.

На фиг.4 проверочный узел представлен знаком "+", и переменный узел представлен знаком "=". Проверочный узел и переменный узел соответствуют строке и столбцу матрицы H контроля четности. Линия, которая соединяет проверочный узел и переменный узел, представляет собой ребро и соответствует значению 1 элементов матрицы контроля четности.

Иными словами, когда элемент j-ой строки и i-го столбца матрицы контроля четности равен 1, как показано на фиг.4, i-ый переменный узел (узел "=") с верхней стороны и j-ый проверочный узел (узел "+") с верхней стороны соединены ребром. Ребро показывает, что бит кода, соответствующий переменному узлу, имеет условие ограничения, соответствующее проверочному узлу.

В алгоритме суммы произведений, который представляет собой способ декодирования LDPC-кода, операция переменного узла и операция проверочного узла выполняются последовательно одна за другой.

Фиг.5 иллюстрирует операцию переменного узла, которая выполняется с помощью переменного узла.

В переменном узле сообщение v_i, которое соответствует ребру для вычисления, вычисляется с помощью операции переменного узла согласно выражению (1) с использованием сообщений u₁ и u₂ из оставшихся ребер, соединенных с переменным узлом, и значения u_0i приема. Сообщения, которые соответствуют другим ребрам, также вычисляются тем же самым способом.

Фиг.6 иллюстрирует операцию проверочного узла, которая выполняется с помощью проверочного узла.

В этом случае, операцию проверочного узла согласно выражению 2 можно переписать с помощью выражения 6, используя уравнение в виде выражения a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b). Однако значение sign(x) равно 1 в случае x≥0, и равно -1 в случае x<0.

(Выражение 6)

При x≥0, если функция ϕ(x) задана в виде выражения ϕ(x)=ln(tanh(x/2)), выполняется выражение ϕ^-1(x)=2tanh^-1 (e^-x). По этой причине выражение (6) можно заменить на выражение (7).

(Выражение 7)

В проверочном узле операция проверочного узла согласно выражению (2) выполняется согласно выражению (7).

Иными словами, в проверочном узле, как иллюстрировано на фиг.6, сообщение u_j, которое соответствуют ребру графа для вычисления, вычисляется с помощью операции проверочного узла согласно выражению (7) с использованием сообщений v₁, v₂, v₃, v₄, и v₅ из оставшихся ребер, соединенных с проверочным узлом. Сообщения, которые соответствуют другим ребрам, также вычисляются с помощью того же самого способа.

Функцию ϕ(x) из выражения (7) можно представить в виде ϕ(x)=ln((e^x+1)/(e^x-1)), и условие ϕ(x)=ϕ^-1(x) выполняется при x>0. Когда функции ϕ(x) и ϕ^-1(x) осуществлены в аппаратных средствах, функции ϕ(x) и ϕ^-1(x) можно осуществить с использованием LUT (справочная таблица). Однако обе функции ϕ(x) и ϕ^-1(x) принимают вид той же самой LUT.

Цитируемая литература

Непатентная литература

Непатентная литература 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06)

Раскрытие изобретения

Техническая задача

LDPC-код принят для DVB-S.2 в качестве стандарта спутникового цифрового широковещания или DVB-T.2 в качестве стандарта наземного цифрового широковещания следующего поколения. Помимо этого планируется принятие LDPC-кода в DVB-C.2 в качестве стандарта цифрового широковещания следующего поколения CATV (кабельного телевидения).

При цифровом широковещании на базе стандарта DVB, такого как DVB-S.2, LDPC-код принимает вид символа (символизируется) ортогональной модуляцией (цифровой модуляцией), такой как QPSK (квадратурная фазовая манипуляция), и символ отображается в сигнальную точку и передается.

При символизации LDPC-кода выполняется перестановка кодовых битов LDPC-кода в блоке кодовых битов из двух битов или более, и переставленные кодовые биты принимают вид битов символа.

В качестве способа перестановки кодовых бит для символизации LDPC-кода предложены различные способы. Например, способ перестановки определен в DVB-T.2.

Между тем, DVB-T.2 является стандартом цифрового широковещания, который используется исключительно для фиксированного оконечного устройства, такого как телевизионный приемник, установленный дома, и который не может соответствовать предъявляемым требованиям при цифровом широковещании, которое используется исключительно для портативного оконечного устройства.

Иными словами, по сравнению с фиксированном оконечным устройством, в портативном оконечном устройстве необходимо уменьшить размеры схемы и уменьшить потребляемую мощность. Поэтому в цифровом широковещании, которое используется исключительно для портативного оконечного устройства, для того, чтобы облегчить нагрузку, необходимую для обработки, такой как декодирование LDPC-кода в портативном оконечном устройстве, число раз повторений (число раз C повторного декодирования) декодирования LDPC-кода или кодовой длины LDPC-кода можно сократить больше, чем в случае цифрового широковещания, используемого исключительно для фиксированного оконечного устройства.

Однако в рамках ограничений необходимо поддерживать до некоторой степени устойчивость к ошибке.

Настоящее изобретение было выполнено с учетом вышеупомянутых обстоятельств, и оно позволяет обеспечить устойчивость к ошибке данных, таких как LDPC-код.

Решение задачи

Согласно первому варианту осуществления настоящей технологии выполнены устройство обработки данных или способ обработки данных, включающее в себя, соответственно, блок кодирования или этап кодирования, для выполнения LDPC-кодирования, при котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/3, на основе матрицы контроля четности LDPC-кода, и блок перестановки или этап перестановки, для выполнения перестановки кодовых битов кодированного LDPC-кода с символьными битами символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM. Кодированный LDPC-код включает в себя информационные биты и биты четности. Матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности. Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912

8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575

3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291

2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420

6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306

1505 5682 7778

7172 6830 6623

7281 3941 3505

10270 8669 914

3622 7563 9388

9930 5058 4554

4844 9609 2707

6883 3237 1714

4768 3878 10017

10127 3334 8267.

Когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены двум последовательным символам, блок перестановки или этап перестановки устанавливает (#i+1)-ый бит из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и выполняет перестановку битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y6, y0, y3, y4, y5, y2, y1 и y7, соответственно.

Согласно второму варианту осуществления настоящей технологии выполнены устройство обработки данных или способ обработки данных, включающее в себя, соответственно, блок кодирования или этап кодирования, для выполнения LDPC-кодирования, при котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/5, на основе матрицы контроля четности LDPC-кода, и блок перестановки или этап перестановки, для выполнения перестановки кодовых битов кодированного LDPC-кода с символьными битами символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM. Кодированный LDPC-код включает в себя информационные биты и биты четности. Матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности. Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 в области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658

5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016

3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931

4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254

4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963

9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134

1652 8171 1435

3366 6543 3745

9286 8509 4645

7397 5790 8972

6597 4422 1799

9276 4041 3847

8683 7378 4946

5348 1993 9186

6724 9015 5646

4502 4439 8474

5107 7342 9442

1387 8910 2660.

Когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены двум последовательным символам, блок перестановки или этап перестановки устанавливает (#i+1)-ый бит из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и выполняет перестановку битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y7, y5 y4, y0, y3, y1, y2 и y6, соответственно.

Согласно третьему варианту осуществления настоящей технологии выполнены устройство обработки данных или способ обработки данных, включающее в себя, соответственно, блок обратной перестановки или этап обратной перестановки, для выполнения перестановки символьных битов символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM, с кодовыми битами LDPC-кода, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/3, и блок декодирования или этап декодирования, для декодирования LDPC-кода, переставленного с помощью блока обратной перестановки или этапа обратной перестановки, на основе матрицы контроля четности LDPC-кода. Когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены двум последовательным символам, блок обратной перестановки или этап обратной перестановки устанавливает (#i+1)-ый бит из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и выполняет перестановку битов y6, y0, y3, y4, y5, y2, y1 и y7 с битами b0, b1, b2, b3, b4, b5, b6 и b7, соответственно. LDPC-код включает в себя информационные биты и биты четности. Матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности. Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912

8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575

3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291

2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420

6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306

1505 5682 7778

7172 6830 6623

7281 3941 3505

10270 8669 914

3622 7563 9388

9930 5058 4554

4844 9609 2707

6883 3237 1714

4768 3878 10017

10127 3334 8267.

Согласно четвертому варианту осуществления настоящей технологии выполнены устройство обработки данных или способ обработки данных, включающее в себя, соответственно, блок обратной перестановки или этап обратной перестановки, для выполнения перестановки символьных битов символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM, с кодовыми битами LDPC-кода, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/5, и блок декодирования или этап декодирования, для декодирования LDPC-кода, переставленного с помощью блока обратной перестановки или этапа обратной перестановки, на основе матрицы контроля четности LDPC-кода. Когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти, равный 16200/8 битам, и побитно считанные из соответствующих запоминающих устройств, назначены двум последовательным символам, блок обратной перестановки или этап обратной перестановки устанавливает (#i+1)-ый бит из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и выполняет перестановку битов y7, y5, y4, y0, y3, y1, y2 и y6 с битами b0, b1, b2, b3, b4, b5, b6 и b7, соответственно. LDPC-код включает в себя информационные биты и биты четности. Матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности. Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658

5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016

3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931

4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254

4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963

9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134

1652 8171 1435

3366 6543 3745

9286 8509 4645

7397 5790 8972

6597 4422 1799

9276 4041 3847

8683 7378 4946

5348 1993 9186

6724 9015 5646

4502 4439 8474

5107 7342 9442

1387 8910 2660.

Согласно первому варианту осуществления настоящей технологии LDPC-кодирование, при котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/3, выполняется на основе матрицы контроля четности LDPC-кода, и кодовые биты кодированного LDPC-кода перестанавливаются с символьными битами символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM. Кодированный LDPC-код включает в себя информационные биты и биты четности. Матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности. Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912

8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575

3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291

2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420

6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306

1505 5682 7778

7172 6830 6623

7281 3941 3505

10270 8669 914

3622 7563 9388

9930 5058 4554

4844 9609 2707

6883 3237 1714

4768 3878 10017

10127 3334 8267.

Когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены двум последовательным символам, блок перестановки или этап перестановки устанавливает (#i+1)-ый бит из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и выполняет перестановку битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y6, y0, y3, y4, y5, y2, y1 и y7, соответственно.

Согласно второму варианту осуществления настоящей технологии LDPC-кодирование, при котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/5, выполняется на основе матрицы контроля четности LDPC-кода, и кодовые биты кодированного LDPC-кода перестанавливаются с символьными битами символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM. Кодированный LDPC-код включает в себя информационные биты и биты четности. Матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности. Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658

5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016

3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931

4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254

4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963

9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134

1652 8171 1435

3366 6543 3745

9286 8509 4645

7397 5790 8972

6597 4422 1799

9276 4041 3847

8683 7378 4946

5348 1993 9186

6724 9015 5646

4502 4439 8474

5107 7342 9442

1387 8910 2660.

Когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены двум последовательным символам, блок перестановки или этап перестановки устанавливает (#i+1)-ый бит из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и выполняет перестановку битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y7, y5 y4, y0, y3, y1, y2 и y6, соответственно.

Согласно третьему варианту осуществления настоящей технологии символьные биты символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM, перестанавливаются с кодовыми битами LDPC-кода, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/3, и LDPC-код с выполненной перестановкой декодируется на основе матрицы контроля четности LDPC-кода. Когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены двум последовательным символам, блок или этап обратной перестановки устанавливает (#i+1)-ый бит из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и выполняет перестановку битов y6, y0, y3, y4, y5, y2, y1 и y7 с битами b0, b1, b2, b3, b4, b5, b6 и b7, соответственно. LDPC-код включает в себя информационные биты и биты четности. Матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности. Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912

8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575

3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291

2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420

6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306

1505 5682 7778

7172 6830 6623

7281 3941 3505

10270 8669 914

3622 7563 9388

9930 5058 4554

4844 9609 2707

6883 3237 1714

4768 3878 10017

10127 3334 8267.

Согласно четвертому варианту осуществления настоящей технологии символьные биты символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM, перестанавливаются с кодовыми битами LDPC-кода, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/5, и LDPC-код с выполненной перестановкой декодируется на основе матрицы контроля четности LDPC-кода. Когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены двум последовательным символам, блок или этап обратной перестановки устанавливает (#i+1)-ый бит из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и выполняет перестановку битов y7, y5, y4, y0, y3, y1, y2 и y6 с битами b0, b1, b2, b3, b4, b5, b6 и b7, соответственно. LDPC-код включает в себя информационные биты и биты четности. Матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности. Область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности. Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658

5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016

3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931

4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254

4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963

9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134

1652 8171 1435

3366 6543 3745

9286 8509 4645

7397 5790 8972

6597 4422 1799

9276 4041 3847

8683 7378 4946

5348 1993 9186

6724 9015 5646

4502 4439 8474

5107 7342 9442

1387 8910 2660.

Устройство обработки данных может представлять собой независимое устройство и может представлять собой внутренний блок, образующий одно устройство.

Полезные эффекты изобретения

Согласно настоящему изобретению можно повысить устойчивость к ошибке.

Краткое описание чертежей

Фиг.1 - иллюстрация матрицы Н контроля четности LDPC-кода.

Фиг.2 - схема последовательности операций, иллюстрирующая последовательность декодирования LDPC-кода.

Фиг.3 - иллюстрация примера матрицы контроля четности LDPC-кода.

Фиг.4 - иллюстрация графа Таннера (Tanner) матрицы контроля четности.

Фиг.5 - иллюстрация переменного узла.

Фиг.6 - иллюстрация проверочного узла.

Фиг.7 - иллюстрация примера конфигурации варианта осуществления передающей системы, к которой применимо настоящее изобретение.

Фиг.8 - блок-схема, иллюстрирующая пример конфигурации передающего устройства 11.

Фиг.9 - блок-схема, иллюстрирующая пример конфигурации битового перемежителя 116.

Фиг.10 - иллюстрация матрицы контроля четности.

Фиг.11 - иллюстрация матрицы четности.

Фиг.12 - иллюстрация матрицы контроля четности LDPC-кода, заданного в стандарте DVB-S.2.

Фиг.13 - иллюстрация матрицы контроля четности LDPC-кода, заданного в стандарте DVB-S.2.

Фиг.14 - иллюстрация размещения сигнальных точек для формата модуляции 16QAM.

Фиг.15 - иллюстрация размещения сигнальных точек для формата модуляции 64QAM.

Фиг.16 - иллюстрация размещения сигнальных точек для формата модуляции 64QAM.

Фиг.17 - иллюстрация размещения сигнальных точек для формата модуляции 64QAM.

Фиг.18 - иллюстрация процесса, выполняемого демультиплексором 25.

Фиг.19 - иллюстрация процесса, выполняемого демультиплексором 25.

Фиг.20 - иллюстрация графа Таннера для декодирования LDPC-кода.

Фиг.21 - иллюстрация матрицы четности H_T, которая принимает вид ступенчатой структуры, и графа Таннера, соответствующего матрице H_T четности.

Фиг.22 - иллюстрация матрицы H_T четности матрицы H контроля четности, соответствующей LDPC-коду после перемежения четности.

Фиг.23 - иллюстрация преобразованной матрицы контроля четности.

Фиг.24 - иллюстрация процесса, выполняемого перемежителем 24 с закручиванием столбцов.

Фиг.25 - иллюстрация количества столбцов памяти 31, необходимого для перемежения с закручиванием столбцов, и адреса начальной позиции записи.

Фиг.26 - иллюстрация количества столбцов памяти 31, необходимого для перемежения с закручиванием столбцов, и адреса начальной позиции записи.

Фиг.27 - схема последовательности операций, иллюстрирующая процесс, выполняемый битовым перемежителем 116 и QAM-кодером 117.

Фиг.28 - иллюстрация модели канала связи, принятой за основу моделирования.

Фиг.29 - иллюстрация зависимости частоты появления ошибок, которая принята за основу моделирования и допплеровской частоты f_d дрожания.

Фиг.30 - иллюстрация зависимости частоты появления ошибок, которая принята за основу моделирования и допплеровской частоты f_d дрожания.

Фиг.31 - блок-схема, иллюстрирующая пример конфигурации LDPC-кодера 115.

Фиг.32 - схема последовательности операций, иллюстрирующая процесс, выполняемый LDPC-кодером 115.

Фиг.33 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/4, и длина кода составляет 16200.

Фиг.34 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/3, и длина кода составляет 16200.

Фиг.35 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 2/5, и длина кода составляет 16200.

Фиг.36 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/2, и длина кода составляет 16200.

Фиг.37 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/5, и длина кода составляет 16200.

Фиг.38 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 2/3, и длина кода составляет 16200.

Фиг.39 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/4, и длина кода составляет 16200.

Фиг.40 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 4/5, и длина кода составляет 16200.

Фиг.41 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 5/6, и длина кода составляет 16200.

Фиг.42 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 8/9, и длина кода составляет 16200.

Фиг.43 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/4, и длина кода составляет 64800.

Фиг.44 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/4, и длина кода составляет 64800.

Фиг.45 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/3, и длина кода составляет 64800.

Фиг.46 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/3, и длина кода составляет 64800.

Фиг.47 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 2/5, и длина кода составляет 64800.

Фиг.48 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 2/5, и длина кода составляет 64800.

Фиг.49 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/2, и длина кода составляет 64800.

Фиг.50 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/2, и длина кода составляет 64800.

Фиг.51 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 1/2, и длина кода составляет 64800.

Фиг.52 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/5, и длина кода составляет 64800.

Фиг.53 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/5, и длина кода составляет 64800.

Фиг.54 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/5, и длина кода составляет 64800.

Фиг.55 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 2/3, и длина кода составляет 64800.

Фиг.56 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 2/3, и длина кода составляет 64800.

Фиг.57 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 2/3, и длина кода составляет 64800.

Фиг.58 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/4, и длина кода составляет 64800.

Фиг.59 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/4, и длина кода составляет 64800.

Фиг.60 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/4, и длина кода составляет 64800.

Фиг.61 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 3/4, и длина кода составляет 64800.

Фиг.62 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 4/5, и длина кода составляет 64800.

Фиг.63 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 4/5, и длина кода составляет 64800.

Фиг.64 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 4/5, и длина кода составляет 64800.

Фиг.65 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 4/54, и длина кода составляет 64800.

Фиг.66 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 5/6, и длина кода составляет 64800.

Фиг.67 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 5/6, и длина кода составляет 64800.

Фиг.68 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 5/6, и длина кода составляет 64800.

Фиг.69 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 5/6, и длина кода составляет 64800.

Фиг.70 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 8/9, и длина кода составляет 64800.

Фиг.71 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 8/9, и длина кода составляет 64800.

Фиг.72 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 8/9, и длина кода составляет 64800.

Фиг.73 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 8/9, и длина кода составляет 64800.

Фиг.74 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 9/10, и длина кода составляет 64800.

Фиг.75 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 9/10, и длина кода составляет 64800.

Фиг.76 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 9/10, и длина кода составляет 64800.

Фиг.77 - иллюстрация примера таблицы исходных значений матрицы контроля четности, в котором скорость кодирования составляет 9/10, и длина кода составляет 64800.

Фиг.78 - иллюстрация способа вычисления матрицы Н контроля четности из таблицы исходных значений матрицы контроля четности.

Фиг.79 - иллюстрация процесса перестановки согласно настоящему способу.

Фиг.80 - иллюстрация процесса перестановки согласно настоящему способу.

Фиг.81 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/4, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.82 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/4, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.83 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/4, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.84 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.85 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.86 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.87 - иллюстрация перестановки кодовых битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.88 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/2, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.89 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/2, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.90 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/2, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.91 - иллюстрация перестановки кодовых битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/5, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.92 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/5, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.93 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/3, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.94 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/3, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.95 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/4, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.96 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/4, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.97 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/4, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.98 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 4/5, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.99 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 4/5, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.100 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 4/5, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.101 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 5/6, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.102 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 5/6, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.103 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 5/6, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.104 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 8/9, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.105 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 8/9, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.106 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 8/9, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.107 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/4, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.108 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/4, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.109 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/4, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.110 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.111 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.112 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.113 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.114 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.115 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.116 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/2, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.117 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/2, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.118 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/2, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.119 - иллюстрация перестановки кодовых битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.120 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.121 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.122 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.123 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/4, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.124 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/4, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.125 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/4, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.126 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 4/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.127 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 4/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.128 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 4/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.129 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 5/6, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.130 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 5/6, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.131 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 5/6, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.132 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 8/9, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.133 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 8/9, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.134 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 8/9, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.135 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/4, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.136 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.137 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/2, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.138 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/3, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.139 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/4, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.140 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 4/5, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.141 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 5/6, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.142 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 8/9, модулируется с помощью 64QAM, и множитель b равен 2.

Фиг.143 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/4, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.144 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.145 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.146 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/2, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.147 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.148 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 3/4, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.149 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 4/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.150 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 5/6, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.151 - иллюстрация результатов моделирования BER, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 8/9, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.152 - блок-схема, иллюстрирующая пример конфигурации приемного устройства 12.

Фиг.153 - блок-схема, иллюстрирующая пример конфигурации битового деперемежителя 165

Фиг.154 - схема последовательности операций, иллюстрирующая процесс, выполняемый с помощью QAM-декодера 164, битового деперемежителя 165 и LDPC-декодера 166.

Фиг.155 - иллюстрация примера матрицы контроля четности LDPC-кода.

Фиг.156 - иллюстрация матрицы (преобразованной матрицы контроля четности), полученной в результате выполнения замены строк и замены столбцов по отношению к матрице контроля четности.

Фиг.157 - иллюстрация преобразованной матрицы контроля четности, разделенной на блок 5x5.

Фиг.158 - блок-схема, иллюстрирующая пример конфигурации декодирующего устройства, который совместно выполняет операции узла Р.

Фиг.159 - блок-схема, иллюстрирующая пример конфигурации LDPC-декодера 166.

Фиг.160 - иллюстрация процесса мультиплексора 54, образующего битовый деперемежитель 165.

Фиг.161 - иллюстрация процесса деперемежителя 55 с закручиванием столбцов.

Фиг.162 - блок-схема, иллюстрирующая другой пример конфигурации битового деперемежителя 165.

Фиг.163 - блок-схема, иллюстрирующая первый пример конфигурации приемной системы, которую можно применять в приемном устройстве 12.

Фиг.164 - блок-схема, иллюстрирующая второй пример конфигурации приемной системы, которую можно применять в приемном устройстве 12.

Фиг.165 - блок-схема, иллюстрирующая третий пример конфигурации приемной системы, которую можно применять в приемном устройстве 12.

Фиг.166 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.167 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.168 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.169 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.170 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.171 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 16QAM, и множитель b равен 2.

Фиг.172 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 256QAM, и множитель b равен 2.

Фиг.173 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 256QAM, и множитель b равен 2.

Фиг.174 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 1/3, модулируется с помощью 256QAM, и множитель b равен 2.

Фиг.175 - иллюстрация группы кодовых битов и группы символьных битов, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 256QAM, и множитель b равен 2.

Фиг.176 - иллюстрация правила назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 256QAM, и множитель b равен 2.

Фиг.177 - иллюстрация перестановки кодовых битов согласно правилу назначения, когда LDPC-код, имеющий длину кода 16k и скорость кодирования 2/5, модулируется с помощью 256QAM, и множитель b равен 2.

Фиг.178 - блок-схема, иллюстрирующая пример конфигурации варианта осуществления компьютера, к которому применимо настоящее изобретение.

Осуществление изобретения

Далее, со ссылкой на прилагаемые чертежи, будут подробно описаны предпочтительные варианты осуществления настоящего изобретения. Следует отметить, что в данном описании и на чертежах, элементы, который имеют, по существу, одну и ту же функцию и структуру, обозначены одинаковыми ссылочными позициями, и их повторное объяснение будет опущено.

Фиг.7 иллюстрирует пример конфигурации варианта осуществления передающей системы (система означает логический ряд из множества устройств, и устройство каждой конфигурации можно разместить или нельзя разместить в одном и том же корпусе), к которой применимо настоящее изобретение.

На фиг.7, передающая система включает в себя передающее устройство 11 и приемное устройство 12.

Передающее устройство 11 передает (транслирует) программу, которая используется исключительно для фиксированного оконечного устройства или портативного оконечного устройства. Иными словами, передающее устройство 11 кодирует целевые данные, которые будут представлять собой цель передачи, такие как данные изображения или данные звука, соответствующие программе, используемой исключительно для фиксированного оконечного устройства или портативного оконечного устройства с LDPC-кодом, и передает LDPC-код через канал 13 связи, который будет представлять собой поверхностную волну.

Приемное устройство 12 представляет собой, например, портативное оконечное устройство и принимает LDPC-код, переданный от передающего устройства 11 через канал 13 связи, декодирует LDPC-код для получения целевых данных и выводит целевые данные.

В этом случае, известно, что LDPC-код, используемый передающей системой, показанной на фиг.7, демонстрирует очень большие возможности в канале связи с AWGN (аддитивным белым гауссовым шумом).

Однако в канале 13 связи, таком как земная радиоволна, может вырабатываться ошибка или стирание пакета. Например, в системе с мультиплексированием с ортогональным частотным разделением каналов (OFDM), мощность определенного символа может становиться равной 0 (стирание) согласно задержке эхо-сигнала (траектория которого отличается от основной траектории) в условиях многолучевого распространения, при которых D/U (отношение сигнал/шум) равно 0 дБ (мощность шума = эхо-сигнала равен мощности сигнала = основной тракт).

При дрожании (добавляется канал связи, в котором задержка равна 0, и эхо-сигнал, имеющей доплеровскую частоту), когда D/U равно 0 дБ, полная мощность OFDM-символа в определенный момент времени может становиться равной 0 (стирание) за счет доплеровской частоты.

В добавление к этому, ошибка пакета может вырабатываться в результате ситуации проводной линии, выходящей из блока приема (не показанного на чертежах) со стороны приемного устройства 12, такого как антенна для приема сигнала, переданного из передающего устройства 11 в приемное устройство 12, или нестабильности источника питания приемного устройства 12.

Между тем, при декодировании LDPC-кода в переменном узле, соответствующем столбцу матрицы Н контроля четности и кодовому биту LDPC-кода, как иллюстрировано на фиг.5 описанным выше, выполняется операция переменного узла согласно выражению (1) с помощью сложения (значения u_0i приема) кодового бита LDPC-кода. По этой причине, если ошибка генерируется в кодовых битах, используемых для операции переменного узла, точно вычисленного сообщения ухудшается.

При декодировании LDPC-кода, в проверочном узле, выполняется операция проверочного узла согласно выражению (7) с использованием сообщения, вычисленного с помощью переменного узла, соединенного с проверочным узлом. По этой причине, если увеличивается число проверочных узлов, в которых ошибка (включающая в себя стирание) генерируется одновременно в (кодовых битах LDPC-кодов, соответствующих) множестве соединенных переменных узлов, то эффективность декодирования ухудшается.

Иными словами, если два или более переменных узла из переменных узлов, соединенных с проверочным узлом, одновременно стираются, то проверочный узел возвращает сообщение, в котором вероятность значения, равного 0, и вероятность значения, равного 1, равны друг другу, во все переменные узлы. В этом случае, проверочный узел, который возвращает сообщение с равными вероятностями, не вносит вклад ни в один процесс декодирования (один набор из операции переменного узла и операции проверочного узла). В результате, необходимо увеличивать число раз повторений процесса декодирования, эффективность декодирования ухудшается, и потребляемая мощность приемного устройства 12, которое выполняет декодирование LDPC-кода, увеличивается.

Поэтому в передающей системе, показанной на фиг.7, устойчивость к ошибке пакета или стиранию повышается при сохранении эффективности в канале связи AWGN.

На фиг.8 изображена блок-схема, иллюстрирующая пример конфигурации передающего устройства 11 (фиг.7).

В передающем устройстве 11 один или более входных потоков, соответствующих целевым данным, подаются в мультиплексор 111 с адаптацией режима.

Мультиплексор 111 с адаптацией режима выполняет выбор режима и мультиплексирование одного или более входных потоков, подаваемых в него, и подает полученные в результате данные в устройство 112 заполнения.

Устройство 112 заполнения выполняет обязательное заполнение нулями (вставку нуля) по отношению к данным, поданным из мультиплексора 111 с адаптацией режима, и подает полученные в результате данные в BB-скремблер 113.

BB-скремблер 113 выполняет рассеяние энергии по отношению к данным, поданным из устройства 112 заполнения, и подает полученные в результате данные в ВСН-кодер 114.

ВСН-кодер 114 выполняет ВСН-кодирование по отношению к данным, поданным из ВВ-скремблера 113, и подает полученные в результате данные в качестве целевых данных LDPC, которые будут представлять собой цель LDPC-кодирования, в LDPC-кодер 115.

LDPC-кодер 115 выполняет LDPC-кодирование согласно матрице контроля четности, в которой матрица четности будет представлять собой область, соответствующую биту четности LDPC-кода, принимает вид ступенчатой структуры, в виде LDPC-кодирования по отношению к целевым данным LDPC, поданным из ВСН-кодер 114, и выводит LDPC-код, в котором целевые данные LDPC представляют собой информационные биты.

Иными словами, LDPC-кодер 115 выполняет LDPC-кодирование для кодирования целевых данных LDPC с помощью LDPC, такого как LDPC-код, заданный в стандарте DVB-T.2, и выводит полученный в результате LDPC-код.

В этом случае, в стандарте DVB-T.2 принят LDPC-код, заданный в стандарте DVB-S.2, за исключением случая, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 3/5. LDPC-код, заданный в стандарте DVB-T.2 представляет собой IRA-код (нерегулярный повторяющийся код накопления), и матрица четности матрицы контроля четности LDPC-кода принимает вид ступенчатой структуры. Матрица четности и ступенчатая структура будут описаны позже. IRA-код равно описан, например, в работе "Irregular Repeat-Accumulate Codes", Н. Jin, A. Khandekar, and R.J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp.1-8, Sept. 2000.

LDPC-код, который выводится с помощью LDPC-кодера 115, подается в битовый перемежитель 116.

Битовый перемежитель 116 представляет собой устройство обработки данных, которое выполняет перемежение данных и выполняет перемежение битов, как будет описано позже по отношению к LDPC-коду, подаваемому из LDPC-кодера 115, и подает LDPC-код после битового перемежения на QAM-кодер 117.

QAM-кодер 117 отображает LDPC-код, подаваемый из битового перемежителя 116 в сигнальную точку, представляющую собой один символ ортогональной модуляции в блоке (блоке символов) кодовых битов одного или более битов LDPC-кода, и выполняет ортогональную модуляцию (многоуровневую модуляцию).

Иными словами, QAM-кодер 117 выполняет отображение LDPC-кода, подаваемого из битового перемежителя 116, в сигнальную точку, которая определяется с помощью способа модуляции, выполняющего ортогональную модуляцию LDPC-кода, на плоскости IQ (созвездие IQ), заданной с помощью оси I, представляющей I-компонент той же самой фазы, как и несущая, и оси Q, представляющей Q-компонент, ортогональный к несущей, и выполняет ортогональную модуляцию.

В этом случае, в качестве способа модуляции ортогональной модуляции, выполняемой с помощью QAM-кодера 117, например, существуют способы модуляции, включающие в себя способ модуляции, заданный в стандарте DVB-T, то есть QPSK (квадратурная фазовая манипуляция), 16QAM (квадратурная амплитудная модуляция), 64QAM, 256QAM, 1024QAM и 4096QAM. В QAM-кодере 117 выполняется ортогональная модуляция, на основании которой предварительно устанавливается способ модуляции согласно операции оператора передающего устройства 11. В QAM-кодере 117, например, можно выполнить 4РАМ (импульсно-амплитудную модуляцию) или другие виды ортогональной модуляции.

Данные (символ, отображенный в сигнальную точку), которые получаются в процессе, выполняемом в QAM-кодере 117, подаются во временной перемежитель 118.

Временной перемежитель 118 выполняет временное перемежение для каждого символа по отношению к данным (символу), подаваемым из QAM-кодера 117, и подает полученные в результате данные в MISO/MIMO-кодер (MISO/MIMO-кодер) 119.

MPABHOO/MIMO-кодер 119 выполняет пространственно-временное кодирование по отношению к данным (символу), подаваемым из временного перемежителя 118, и подает данные в частотный перемежитель 120.

Частотный перемежитель 120 выполняет частотное перемежение для каждого символа по отношению к данным (символу), подаваемым из MISO/MIMO-кодера 119, и подает данные в формирователь кадров/блок 131 назначения ресурсов.

Между тем, сигнализация для управления, такая как преамбула, называемая L1, подается в ВСН-кодер 121.

ВСН-кодер 121 выполняет ВСН-кодирование по отношению к сигнализации, подаваемой в него, и подает полученные в результате данные в LDPC-кодер 122, аналогичный ВСН-кодер 114.

LDPC-кодер 122 устанавливает данные, поданные из ВСН-кодера 121, в качестве целевых данных LDPC, выполняет LDPC-кодирование по отношению к данным и подает полученный в результате LDPC-код в QAM-кодер 123, аналогичный LDPC-кодеру 115.

QAM-кодер 123 отображает LDPC-код, поданный из LDPC-кодера 122, в сигнальную точку, представляющую один символ ортогональной модуляции в блоке (блоке символов) кодовых битов из одного или более битов LDPC-кода, выполняет ортогональную модуляцию и подает полученные в результате данные (символ) в частотный перемежитель 124, аналогичный QAM-кодеру 117.

Частотный перемежитель 124 выполняет частотное перемежение для каждого символа по отношению к данным (символу), подаваемым из QAM-кодера 123, и подает данные в формирователь кадров/блок 131 назначения ресурсов, аналогичный частотному перемежителю 120.

Формирователь кадров/блок 131 назначения ресурсов вставляет символы пилот-сигналов в необходимые позиции данных (символов), подаваемых из частотных перемежителей 120 и 124, конфигурирует кадр, включающий в себя символы с предопределенным числом из полученных в результате данных (символов), и подает кадр на блок 132 генерирования OFDM.

Блок 132 генерирования OFDM генерирует OFDM-сигнал, соответствующий кадру, из кадра, поданного из формирователя кадров/блока 131 назначения ресурсов, и передает OFDM-сигнал через канал связи 13 (фиг.7).

Фиг.9 иллюстрирует пример конфигурации битового перемежителя 116, показанного на фиг.8.

Битовый перемежитель 116 представляет собой устройство обработки данных, которое выполняет перемежение данных и включает в себя перемежитель 23 четности, перемежитель 24 с закручиванием столбцов и демультиплексор (DEMUX) 25.

Перемежитель 23 четности выполняет перемежение четности для перемежения битов четности LDPC-кода, подаваемого из LDPC-кодера 115 в позиции других битов четности, и подает LDPC-код после перемежения четности в перемежитель 24 с закручиванием столбцов.

Перемежитель 24 с закручиванием столбцов выполняет перемежение с закручиванием столбцов по отношению к LDPC-коду, подаваемому из перемежителя 23 четности, и подает LDPC-код после перемежения с закручиванием столбцов в демультиплексор 25.

Иными словами, в QAM-кодере 117, показанном на фиг.8, кодовые биты из одного или более битов LDPC-кода отображаются в сигнальную точку, представляющую один символ ортогональной модуляции, и передаются.

В перемежителе 24 с закручиванием столбцов выполняется перемежение с закручиванием столбцов, которое будет описано позже в качестве процесса перегруппировки для перегруппировки кодовых битов LDPC-кода, подаваемого из перемежителя 23 четности, таким образом, чтобы множество кодовых битов LDPC-кода, соответствующего 1 в любой одной строке матрицы контроля четности, используемой LDPC-кодером 115, не включалось в один символ.

Демультиплексор 25 выполняет процесс перестановки для перестановки позиций двух или более кодовых битов LDPC-кода, принимающего вид символа, по отношению к LDPC-коду, подаваемому из перемежителя 24 с закручиванием столбцов, и получают LDPC-код, в котором усилена устойчивость к AWGN. В дополнение к этому, демультиплексор 25 подает два или более кодовых битов LDPC-кода, полученных в процессе перестановки, в виде символа в QAM-кодер 117 (фиг.8).

Далее фиг.10 иллюстрирует матрицу Н контроля четности, которая используется для LDPC-кодирования с помощью LDPC-кодером 115, показанным на фиг.8.

Матрица Н контроля четности принимает вид LDGM (порождающей матрицы низкой плотности) структуры и может быть представлена с помощью выражения H=[H_A|H_T] (матрица, в которой элементы информационной матрицы H_A установлены в левых элементах, и элементы матрицы H_T четности установлены в правых элементах), с использованием информационной матрицы H_A области, соответствующей информационным битам среди кодовых битов LDPC-кода, и матрицы H_T четности, соответствующей битам четности.

В этом случае число битов информационных битов среди кодовых битов одного LDPC-кода (одного кодового слова) и число битов четности называются информационной длиной K и длиной M четности, соответственно, и число битов кодовых битов одного LDPC-кода называется кодовой длиной N (=K+M).

Информационная длина K и длина M четности LDPC-кода, имеющего определенную кодовую длину N, определяются с помощью скорости кодирования. Матрица H контроля четности принимает вид матрицы, в которой строка×столбец представляет собой M×N. Информационная матрица H_A принимает вид матрицы M×K, и матрица H_T четности становится матрицей M×M.

Фиг.11 иллюстрирует матрицу H_T четности матрицы Н контроля четности LDPC-кода, которая задана в стандарте DVB-T.2 (и DVB-S.2).

Матрица H_T четности матрицы Н контроля четности LDPC-кода, которая задана в стандарте DVB-T.2, принимает вид ступенчатой структуры, в которой элементы 1 размещены в ступенчатой форме, как иллюстрировано на фиг.11. Вес строки матрицы H_T четности становится равным 1 по отношению к первой строке и становится равным 2 по отношению к оставшимся строкам. Вес столбца становится равным 1 по отношению к конечному столбцу и становится равным 2 по отношению к оставшимся столбцам.

Как описано выше, LDPC-код матрицы Н контроля четности, в которой матрица H_T четности принимает вид ступенчатой структуры, можно легко сгенерировать с использованием матрицы Н контроля четности.

Иными словами, LDPC-код (одно кодовое слово) выражается с помощью вектора-строки c, и вектор столбца, полученный путем транспонирования вектора-строки, представлен с помощью C^T. В добавление к этому, область информационных битов вектора-строки с, которая будет представлять собой LDPC-код, представлен вектором-строкой A, и часть битов четности представлена вектором-строкой T.

В этом случае вектор-строку с можно представить с помощью выражения c=[A|T] (вектор-строка, в котором элементы вектора-строки установлены в левых элементах, и элементы вектора-строки T установлены в правых элементах), с использованием вектора-строки, соответствующего информационным битам, и вектора-строки T, соответствующего битам четности.

В матрице Н контроля четности вектор-строка c=[A|T], соответствующий LDPC-коду, должен удовлетворять выражению Hc^T=0. Вектор-строка T, который соответствует битам четности, образующим вектор-строку c=[A|T], удовлетворяющий выражению Hc^T=0, можно последовательно вычислить путем установки элемента в каждой строке на 0, последовательно из элементов первой строки вектора-столбца Hc^T в выражении HC^T=0, когда матрица H_T четности матрицы H=[H_A|H_T] контроля четности принимает вид ступенчатой структуры, иллюстрированной на фиг.11.

Фиг.12 - иллюстрация матрицы Н контроля четности LDPC-кода, которая задана в стандарте DVB-T.2.

Вес столбца становится равным X по отношению к столбцам КХ из первого столбца матрицы Н контроля четности LDPC-кода, заданного в стандарте DVB-T.2, становится равным 3 по отношению к следующим Столбцам K3, становится равным 2 по отношению к следующим столбцам (М-1) и становится равным 1 по отношению к последнему столбцу.

В этом случае выражение KX+K3+M-1+1 равно кодовой длине N.

На фиг.13 изображена иллюстрация чисел KX, K3 и M столбцов и вес X столбца по отношению к каждой скорости г кодирования LDPC-кода, заданного в стандарте DVB-T.2.

В стандарте DVB-T.2 заданные LDPC-коды, которые имеют кодовые длины N, равные 64800 битов и 16200 битов.

По отношению к LDPC-коду, имеющему кодовую длину N, равную 64800 битов, заданы 11 скоростей кодирования (номинальных скоростей) равных 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10. По отношению к LDPC-коду, имеющему кодовую длину N, равную 16200 битов, заданы 10 скоростей кодирования, равные 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9.

В дальнейшем длина кода N, равная 64800 битов, называется как 64 кбитов, и длина кода N, равная 16200, называется как 16 кбитов.

В отношении LDPC-кода, известно, что скорость ошибки является низкой в кодовом бите, соответствующем столбец, вес столбца которого в матрице H контроля четности является большим.

В матрице Н контроля четности, которая иллюстрирована на фиг.12 и 13 и задана в стандарте DVB-T.2, вес столбца верхней стороны (левой стороны) имеет тенденцию быть большим. Таким образом, по отношению к LDPC-коду, соответствующему матрице Н контроля четности, кодовый бит верхней стороны имеет тенденцию быть устойчивым к ошибке (существует устойчивость к ошибке), и кодовый бит конечной стороны имеет тенденцию быть неустойчивым к ошибке.

Далее фиг.14 иллюстрирует размещение (сигнальные точки, соответствующие,) 16 символов на плоскости IQ, когда 16QAM выполняется с помощью QAM-кодера 117, показанного на фиг.8.

Иными словами, поз.A на фиг.14 иллюстрирует символы 16QAM DVB-T.2.

В 16QAM один символ представлен 4 битами, и существуют 16 символов (=2⁴). 16 символов размещаются таким образом, чтобы направление I×направление Q принимали форму квадрата 4×4, на основе оригинальной точки плоскости IQ.

Если (i+1)-ый бит из наиболее значимого бита битовой строки, представленной одним символом, представлен в виде бита y_i, то 4 бита, представленные одним символом 16QAM, могут быть представлены в виде битов y₀, y₁, y₂ и y₃, соответственно, последовательно от наиболее значимого бита. Когда способ модуляции представляет собой 16QAM, 4 бита кодовых битов LDPC-кода принимают вид символа (принимают значение символа) из 4 битов y₀-y₃ (символизируются).

Поз.B на фиг.14 иллюстрирует битовую границу по отношению к каждому из 4 битов (которые в дальнейшем называются символьными битами) y₀-y₃, представленных с помощью символа 16QAM.

В этом случае битовая граница по отношению к символьному биту y_i (на фиг.14, i=0, 1, 2 и 3) означает границу символа, символьный бит y_i которого становится равным 0, и символа, символьный бит y_i которого становится равным 1.

Как показано B на фиг.14, только одно место оси Q плоскости IQ принимает вид битовой границы по отношению к наиболее значимому символьному биту y₀ из 4 символьных битов y₀-y₃ представленных с помощью символа 16QAM, и только одно место оси I плоскости IQ принимает вид битовой границы по отношению ко второму (второму из наиболее значимого бита) символьному биту y₁.

По отношению к третьему символьному биту y₂, два места из места между первым и вторым столбцами с левой стороны и места между третьим и четвертым столбцами среди символов 4×4 принимают вид битовых границ.

Что касается четвертого символьного бита y3, два места из места между первой и второй строками с верхней стороны и места между третьей и четвертой строками, среди символов 4×4 принимают вид битовых границ.

В символьных битах y_i, которые представлены с символами, когда число символов в стороне от битовых границ является большим, возникновение ошибки является трудным (вероятность ошибки является низкой), и когда число символов, которые находятся близко к битовым границам, является большим, легко возникает ошибка (вероятность ошибки становится высокой).

Если биты (устойчивые к ошибке), в которых возникновение ошибки является трудным, называются "устойчивыми битами", и биты (неустойчивые к ошибке), в которых ошибка легко генерируется, называются "неустойчивыми битами", по отношению к 4 символьным битам y₀-y₃ символа 16QAM, наиболее значимый символьный бит y₀ и второй символьный бит y₁ становятся устойчивыми битами, и третий символьный бит y₂ и четвертый символьный бит y₃ становятся неустойчивыми битами.

Фиг.15-17 иллюстрируют размещение (сигнальных точек, соответствующих) 64 символов на плоскости IQ, то есть символов 16QAM DVB-T.2, когда 64QAM выполняется с помощью QAM-кодера 117, показанного на фиг.8.

64QAM один символ представляет собой 6 битов, и существует 64 символа (=2⁶). 64 символа размещаются таким образом, чтобы направление I×направление Q принимали форму квадрата размером 8×8 на основании первоначальной точки плоскости IQ.

Символьные биты одного символа 64QAM можно представить в виде y₀, y₁, y₂, y₃, y₄ и y₅, последовательно, начиная с наиболее значимого бита. Когда способ модуляции представляет собой 64QAM, 6 битов кодовых битов LDPC-кода становятся символом символьных битов y₀-y₅ 6 битов.

В этом случае фиг.15 иллюстрирует битовую границу по отношению к каждому из наиболее значимому символьного бита y₀ и второго символьного бита y₁ среди символьных битов y₀-y₅ символа 64QAM, фиг.16 иллюстрирует битовую границу по отношению к каждому третьего символьного бита y₂ и четвертого символьного бита y₃, и фиг.17 иллюстрирует битовую границу по отношению к каждому из пятого символьного бита y₄ и шестого символьного бита y₅.

Как иллюстрировано на фиг.15, битовая граница по отношению к каждому из наиболее значимого символьного бита y₀ и второго символьного бита y₁ принимает вид одного места. Как иллюстрировано на фиг.16, битовые границы по отношению к каждому из третьего символьного бита y₂ и четвертого символьного бита y₃ принимают вид двух мест. Как иллюстрировано на фиг.17, битовые границы по отношению к каждому из пятого символьного бита y₄ и шестого символьного бита y₅ принимают вид четвертых мест.

Поэтому по отношению к символьным битам y₀-y₅ символа 64QAM, наиболее значимый символьный бит y₀ и второй символьный бит y₁ становятся устойчивыми битами, и третий символьный бит y₂ и четвертый символьный бит y₃ становятся следующими устойчивыми битами. В дополнение к этому, пятый символьный бит y₄ и шестой символьный биту y₅ становятся неустойчивыми битами.

На фиг.14 и 15-17 можно увидеть, что по отношению к символьным битам символа ортогональной модуляции верхние биты имеют тенденцию становиться устойчивыми битами, и нижние биты имеют тенденцию становиться неустойчивыми битами.

Как описано на фиг.12 и 13, по отношению к LDPC-коду, выводимому с помощью LDPC-кодера 115 (фиг.8), существуют кодовые биты, устойчивые к ошибке, и кодовые биты, неустойчивые к ошибке.

Как показано на фиг.14-17, что касается символьных символьным битам ортогональной модуляции, выполняемой QAM-кодера 117, то существуют устойчивые биты и неустойчивые биты.

Поэтому, если кодовые биты LDPC-кода, устойчивые к ошибке, назначены неустойчивым символьным битам символа ортогональной модуляции, то в целом уменьшается устойчивость к ошибке.

Таким образом, предложен перемежитель, который выполняет перемежение кодовых битов LDPC-кода таким образом, чтобы кодовые биты LDPC-кода, неустойчивые к ошибке, назначались устойчивым битам (символьным битам) символа ортогональной модуляции.

Демультиплексор 25, показанный на фиг.9 может выполнять процесс, выполняемый перемежителем.

На фиг.18 изображена иллюстрация процесса, выполняемого демультиплексором 25 (фиг.9).

Иными словами, A на фиг.18 иллюстрирует пример функциональной конфигурации демультиплексора 25.

Демультиплексор 25 включает в себя память 31 и блок 32 перестановки.

LDPC-код подается из LDPC-кодера 115 в память 31.

Память 31 имеет объем памяти, необходимый для хранения mb битов в строке (в строчном) поперечном направлении и для хранения N/(mb) битов в столбцовом (продольном) направлении. Память 31 записывает кодовые биты LDPC-кода, подаваемого в него в столбцовом направлении, считывает кодовые биты в строчном направлении и подает кодовые биты в блок 32 перестановки.

В этом случае N (= информационная длина K + длина M четности) представляет кодовую длину LDPC-кода, как описано выше.

В дополнение к этому, m представляет собой число битов кодовых битов LDPC-кода, которое становится равным одному символу, и b представляет собой множитель, который является заданным положительным целым числом и используется для выполнения целочисленного умножения m. Как описано выше, демультиплексор 25 символизирует кодовые биты LDPC-кода. Однако множитель b представляет собой число символов, полученных с помощью однократной символизации демультиплексора 25.

Поз.A на фиг.18 иллюстрирует пример конфигурации демультиплексора 25, когда способ модуляции представляет собой 64QAM. Поэтому число битов m кодовых битов LDPC-кода, принимающих вид одного символа, равно 6 битам.

В поз.B на фиг.18 множитель b принимает значение 1. Поэтому память 31 имеет объем памяти, в котором столбцовое направление×строчное направление представляет собой N/(6×1)×(6×1) битов.

В этом случае область памяти в памяти 31, в которой строчное направление представляет собой 1 бит, и которое продолжается в столбцовом направлении, соответственно называется в дальнейшем столбцом. А на фиг.18 память 31 включает в себя 6 (=6×1) столбцов.

В демультиплексоре 25, запись кодовых битов LDPC-кода по направлению вниз (в столбцовом направлении) с верхней стороны столбцов, образующих память 31, выполняется в столбцовом направлении в правом направлении относительно левой стороны.

Если запись кодовых битов заканчивается внизу крайнего правого столбца, кодовые биты считываются в блоке из 6 битов (mb битов) в строчном направлении из первой строки всех столбцов, образующих память 31 и подаются в блок 32 перестановки.

Блок 32 перестановки выполняет процесс перестановки для перестановки позиций кодовых битов из 6 битов из памяти 31 и выводит полученные в результате 6 битов в виде 6 символьных битов y₀, y₁, y₂, y₃, y₄ и y₅, представляющих собой один символ 64QAM.

Иными словами, кодовые биты из mb битов (в этом случае 6 битов) считываются из памяти 31 в строчном направлении. Однако, если i-ый (i=0, 1, … и mb-1) бит из наиболее значимого бита, из кодовых битов из mb битов, считанных из памяти 31, представлен в виде бита b_i, то кодовые биты из 6 битов, которые считываются из памяти 31 в строчном направлении, можно представить в виде битов b₀, b₁, b₂, b₃, b₄ и b₅, последовательно, начиная с наиболее значимого бита.

С помощью зависимости весов столбцов, описанных на фиг.12 и 13, кодовый бит в направлении бита b₀ становится кодовым битом, устойчивым к ошибке, и кодовый бит в направлении бита b₅ становится кодовым битом, неустойчивым к ошибке.

В блоке 32 перестановки процесс перестановки для перестановки позиций кодовых битов b₀-b₅ из 6 битов из памяти 31 можно выполнить таким образом, чтобы кодовые биты, неустойчивые к ошибке, среди кодовых битов b₀-b₅ из 6 битов из памяти 31 были назначены устойчивым битам среди символьных битов y₀-y₅ из одного символа 64QAM.

В этом случае в качестве способов перестановки для перестановки кодовых битов b₀-b₅ из 6 битов из памяти 31 и назначения кодовых битов b₀-b₅ из 6 битов 6 символьным битам y₀-y₅, представляющих один символ 64QAM, отдельными компаниями предложены различные способы.

Поз.B на фиг.18 иллюстрирует первый способ перестановки, С на фиг.18 иллюстрирует второй способ перестановки, и поз.D на фиг.18 иллюстрирует третий способ перестановки.

В поз.B-D на фиг.18 (и на фиг.19, который будет объяснен позже) отрезок прямой, соединяющий биты b_i и y_j, означает, что кодовый бит b_i назначен символьному биту y_j символа (переставленному с позицией символьного бита y_j).

В качестве первого способа перестановки (поз.B на фиг.18), предложено принять любой один из трех видов способов перестановки. В качестве второго способа перестановки (поз.C на фиг.18), предложено принять любой один из двух видов способов перестановки.

В качестве третьего способа перестановки (поз.D на фиг.18), предложено последовательно выбрать шесть видов способов перестановки, и предложено использовать способ перестановки.

Фиг.19 иллюстрирует пример конфигурации демультиплексора 25, когда способ представляет собой 64QAM (поэтому число m битов кодовых битов LDPC-кода, отображенных в один символ, равно 6 битов, аналогично фиг.18), и множитель b равен 2, и четвертый способ перестановки.

Когда множитель b равен 2, память 31 имеет объем памяти, в которой столбцовое направление × строчное направление равно N/(6×2)×(6×2) битов, и включает в себя 12 (=6×2) столбцов.

Поз.A на фиг.19 иллюстрирует последовательность записи LDPC-кода в память 31.

В демультиплексоре 25, как показано на фиг.18, запись кодовых битов LDPC-кода в направлении вниз (в столбцовом направлении) с верхней стороны столбцов, образующих память 31, выполняется в направлении столбцов и слева направо.

Если запись кодовых битов заканчивается внизу крайнего справа столбца, кодовые биты считываются в блоке из 12 битов (mb битов) в строчном направлении из первой строке всех столбцов, образующих память 31, и подаются в блок 32 перестановки.

Блок 32 перестановки выполняет процесс перестановки для перестановки позиций кодовых битов из 12 битов из памяти 31 с использованием четвертого способа перестановки и выводит полученные в результате 12 битов в качестве 12 битов, представляющих два символа (b символы) 64QAM, то есть шесть символьных битов y₀, y₁, y₂, y₃, y₄ и y₅, представляющих один символ 64QAM, и шесть символьных битов y₀, y₁, y₂, y₃, y₄ и y₅, представляющих следующий один символ.

В этом случае поз.B на фиг.19 иллюстрирует четвертый способ перестановки процесса перестановки, выполняемого с помощью блока 32 перестановки, показанного поз.A на фиг.19.

Когда множитель b равен 2 (или 3 или более), в процессе перестановки, кодовые биты из mb битов назначаются символьным битам из mb битов из b последовательных символов. В следующем объяснении, включающем в себя объяснение на фиг.19, (i+1)-ый бит из наиболее значимого бита символьных битов из mb битов из b последовательных символов представлен в качестве бита (символ бита) y_i ради удобства объяснения.

Соответствующий способ перестановки, иными словами, повышение частоты появления ошибок в канале связи AWGN отличается по скорости кодирования или кодовой длине LDPC-кода и способом модуляции.

Далее, со ссылкой на фиг.20-22 будет описано перемежение четности, выполняемое с помощью перемежителя 23 четности, показанного на фиг.9.

Фиг.20 иллюстрирует (часть) графа Таннера матрицы контроля четности LDPC-кода.

Как показано на фиг.20, если множество, например, из двух переменных узлов среди (кодовых битов, соответствующих) переменных узлов, соединенных с проверочным узлом, одновременно принимает вид ошибки, такой как стирание, проверочный узел возвращает сообщение, в котором вероятность значения, равного 0, и вероятность значения, равного 1, равны друг другу, во все переменные узлы, соединенные с проверочным узлом. По этой причине, если множество переменных узлов, соединенных с тем же самым проверочным узлом, одновременно принимают вид стирания, то эффективность декодирования ухудшается.

Между тем, LDPC-код, который выводится с помощью LDPC-кодера 115, показанного на фиг.8, и задан в стандарте DVB-T.2, представляет собой IRA-код, и матрица H_T четности матрицы H контроля четности принимает вид ступенчатой структуры, как иллюстрировано на фиг.11.

Фиг.21 иллюстрирует матрицу H_T четности, которая принимает вид ступенчатой структуры, и граф Таннера, соответствующий матрице H_T четности.

Иными словами, поз.A на фиг.21 иллюстрирует матрицу H_T четности, принимающую вид ступенчатой структуры, и поз.B на фиг.21 иллюстрирует граф Таннера, соответствующий матрице H_T четности (поз.A на фиг.21).

Когда матрица H_T четности принимает вид ступенчатой структуры, в графе Таннера матрицы H_T четности, переменные узлы, из которых вычисляются сообщения с использованием соседних кодовых битов (битов четности) LDPC-кода, соответствующего столбцам элементов, значения которых матрицы H_T четности принимает значение 1, соединены с тем же самым проверочным узлом.

Таким образом, если соседние биты четности одновременно принимают вид ошибки из-за ошибки пакета или стирания, проверочный узел, который соединен с множеством переменных узлов (переменных узлов, из которых вычисляются сообщения с использованием битов четности), соответствующих множеству битов четности, принимающих вид ошибки, возвращает сообщение, в котором вероятность значения, равного 0, и вероятность значения, равного 1, равны друг другу, в переменные узлы, соединенные с проверочным узлом. По этой причине, эффективность декодирования ухудшается. Когда длина пакета (число битов, которые становятся ошибочными из-за пакета) является большой, эффективность декодирования дополнительно ухудшается.

Таким образом, перемежитель 23 четности (фиг.9) выполняет перемежение четности для перемежения битов четности LDPC-кода из LDPC-кодера 115 в позициях других битов четности с целью предотвращения ухудшения эффективности декодирования.

Фиг.22 иллюстрирует матрицу H_T четности матрицы Н контроля четности, соответствующей LDPC-коду после выполнения перемежения четности перемежителем 23 четности (фиг.9).

В этом случае информационная матрица Н_А матрицы H контроля четности, соответствующей LDPC-коду, который выводится с помощью LDPC-кодера 115 и задан в стандарте DVB-T.2, принимает вид циклической структуры.

Циклическая структура означает структуру, в которой определенный столбец совпадает со столбцом, полученным путем зацикливания другого столбца. Например, циклическая структура включает в себя структуру, в которой позиция 1 из каждого ряда P столбцов становится позицией, полученной с помощью циклического сдвига первого столбца из P столбцов в столбцовом направлении на значение, пропорциональное значению q, полученному путем деления длины M четности для каждых P столбцов. В дальнейшем, P столбцов в циклической структуре называется, соответственно, числом столбцов блока циклической структуры.

В качестве LDPC-кода, который выводится с помощью LDPC-кодера 115 и задан в стандарте DVB-T.2, существует два вида LDPC-кодов, которые имеют кодовые длины N 64800 битов и 16200 битов, как иллюстрировано на фиг.12 и 13.

Если обратить внимание на LDPC-код, имеющий кодовую длину N 64800 битов в двух видах LDPC-кодов, имеющих кодовые длины N 64800 битов и 16200 битов, то скорости кодирования LDPC-кода, который имеет кодовую длину N 64800 битов, составляют 11, как описано на фиг.12 и 13.

Что касается LDPC-кодов, которые имеют одиннадцать скоростей кодирования и имеют кодовую длину N 64800 битов в стандарте DVB.T.2, число Р столбцов блока циклической структуры определяется как 360, которое будет одним из делителей длины М четности, отличной от 1 и M.

Что касается LDPC-кодов, которые имеют одиннадцать скоростей кодирования и имеют кодовую длину N 64800 битов, длина М четности принимает значение, отличное от исходных, представленных с помощью выражения M=q×P=q×360, с использованием значения q, которое отличается от скорости кодирования. Поэтому аналогично числу P столбцов блока циклической структуры, значение q равно одному, отличному от 1 и M среди делителей длины М четности, и получается путем деления длины M четности на число Р столбцов блока циклической структуры (произведение P на q, множители которого будут делителями длины M четности, становится длиной М четности).

Как описано выше, если информационная длина установлена на K, целое число равно или больше, чем 0, и меньше, чем P, устанавливается на x, и целое число, равное или больше, чем 0, и меньше, чем q, устанавливается на y, перемежитель 23 четности выполняет перемежение (К+qx+y+1)-го кодового бита среди битов четности, которые будут представлять собой (K+1)-ые-(K+M(=N))-ые кодовые биты LDPC-кода из LDPC-кодера 115 в позиции (K+Py+x+1)-го кодового бита, в качестве перемежения четности.

Согласно перемежению четности (битов четности, соответствующих) переменным узлам, соединенным с теми же самыми проверочными узлами, разделяются на число P столбцов блока циклической структуры, то есть, в этом случае, 360. По этой причине, когда длина пакета составляет менее чем 360 битов, множество переменных узлов, соединенных с тем же самым проверочным узлом, позволяет предотвратить одновременное возникновение ошибки. В результате, можно повысить устойчивость к ошибке пакета.

LDPC-код после перемежения для перемежения (К+qx+y+1)-го кодового бита в позиции (K+Py+x+1)-го кодового бита совпадает с LDPC-кодом матрицы контроля четности (которая в дальнейшем называется преобразованной матрицей контроля четности), полученной путем замещения столбца для замещения (K+qx+y+1)-го столбца первоначальной матрицы Н контроля четности на (K+Py+x+1)-ой столбец.

В матрице четности преобразованной матрицы контроля четности, как иллюстрировано на фиг.22, появляется псевдоциклическая структура, которая использует P столбцов (на фиг.22, 360 столбцов) в качестве блока.

В этом случае псевдоциклическая структура означает структуру, в которой сформирована циклическая структура за исключением самой области. Преобразованная матрица контроля четности, которая получается путем выполнения замещения столбца, соответствующего перемежению четности по отношению к матрице контроля четности LDPC-кода, заданного в стандарте DVB-T.2, принимает вид псевдоциклической структуры, не (идеальной) циклической структурой, так как число элементов 1 меньше, чем 1 (существуют элементы 0) в области (в сдвинутой матрице, которая будет описана позже) размером 360 строк×360 столбцов ее правой угловой области.

Преобразованная матрица контроля четности, показанная на фиг.22, принимает вид матрицы, которая получена в результате выполнения замещения столбца, соответствующего перемежению четности, и замещения (строчное замещение) строки для конфигурирования преобразованной матрицы контроля четности с помощью определяющей матрицы, которая будет описана позже, по отношению к первоначальной матрице Н контроля четности.

Далее, со ссылкой на фиг.23-26, будет описано перемежение с закручиванием столбцов, соответствующее процессу перегруппировки, выполняемому перемежителем 24 с закручиванием столбцов, показанным на фиг.9.

В передающем устройстве 11, показанном на фиг.8, один или более битов кодовых битов LDPC-кода передаются в виде одного символа. Иными словами, когда два бита кодовых битов установлены в виде одного символа, в качестве способа модуляции используется QPSK, и когда четыре бита кодовых битов устанавливаются в виде одного символа, в качестве способа модуляции используется 16QAM.

По этой причине, когда два или более битов кодовых битов передаются как один символ, если стирание генерируется в некотором символе, все кодовые биты принимают вид ошибки (стирание).

Поэтому необходимо предотвратить соединение переменных узлов, соответствующих кодовым битам одного символа, с тем же самым проверочным узлом для того, чтобы уменьшить вероятность (кодовые биты, соответствующие) множества переменных узлов, соединенных с тем же самым проверочным узлом, который одновременно принимает вид стирания, с целью повышения эффективности декодирования.

Между тем, как описано выше, в матрице Н контроля четности LDPC-кода, которая выводится с помощью LDPC-кодера 115 и задана в стандарте DVB-T.2, информационная матрица H_A имеет циклическую структуру, и матрица H_T четности имеет ступенчатую структуру. Как показано на фиг.22, в преобразованной матрице контроля четности, которая будет представлять собой матрицу контроля четности LDPC-кода после перемежения четности, циклическая структура (фактически псевдоциклическая структура, как описано выше) появляется в матрице четности.

Фиг.23 иллюстрирует преобразованную матрицу контроля четности.

Иными словами, поз.A на фиг.23 иллюстрирует преобразованную матрицу контроля четности матрицы H контроля четности LDPC-кода, в котором длина кода N равна 64800 битам, и скорость кодирования (r) составляет 3/4.

В поз.A на фиг.23 в преобразованной матрице контроля четности позиция элемента, значение которого принимает значение 1, показана точкой (·).

Поз.B на фиг.23 иллюстрирует процесс, выполняемый демультиплексором 25 (фиг.9), по отношению к LDPC-коду преобразованной матрицы контроля четности, показанной в поз.A на фиг.23, то есть LDPC-код после перемежения четности.

В поз.B на фиг.23 способ модуляции установлен на 16QAM, и кодовые биты LDPC-кода после перемежения четности считываются в столбцовом направлении в четырех столбцах, образующих память 31 демультиплексора 25.

Кодовые биты, которые записываются в столбцовом направлении в четырех столбцах, образующих память 31, считываются в блоке из четырех битов в строчном направлении и принимают вид одного символа.

В этом случае кодовые биты B₀, B₁, B₂ и B₃ из четырех битов, которые принимают вид одного символа, могут принимать вид кодовых битов, соответствующих 1 в любой одной строке преобразованной матрицы контроля четности (поз.A на фиг.23). В этом случае переменные узлы, которые соответствуют кодовым битам B₀, B₁, B₂ и B₃ соединяются с тем же самым проверочным узлом.

Поэтому, когда кодовые биты B₀, B₁, B₂ и B₃ четырех из битов одного символа принимают вид кодовых битов, соответствующих 1 в любой одной строке преобразованной матрицы контроля четности, если в символе возникает стирание, то соответствующее сообщение нельзя вычислить в том же самом проверочном узле, с которым соединены переменные узлы, соответствующие кодовым битам B₀, B₁, B₂ и B₃. В результате, ухудшается эффективность декодирования.

В отношении скоростей кодирования, отличных от 3/4, множество кодовых битов, соответствующих множеству переменных узлов, соединенных с тем же самым проверочным узлом, могут принимать вид одного символа 16QAM, аналогично вышеописанному случаю.

Поэтому перемежитель 24 с закручиванием столбцов выполняет перемежение с закручиванием столбцов для перемежения кодовых битов LDPC-кода после перемежения четности из перемежителя 23 четности таким образом, чтобы множество кодовых битов, соответствующих 1 в любой одной строке преобразованной матрицы контроля четности были включены в один символ.

На фиг.24 изображена иллюстрация перемежения с закручиванием столбцов.

Иными словами, фиг.24 иллюстрирует память 31 (фиг.18 и 19) демультиплексора 25.

Как показано на фиг.18, память 31 имеет объем памяти для хранения mb битов в столбцовом (продольном) направлении и хранит N/(mb) битов в строчном (поперечном) направлении и включает в себя mb столбцов. Перемежитель 24 с закручиванием столбцов записывает кодовые биты LDPC-кода в столбцовом направлении по отношению к памяти 31, управляет позицией начала считывания, когда кодовые биты считываются в строчном направлении, и выполняет перемежение с закручиванием столбцов.

Иными словами, в перемежителе 24 с закручиванием столбцов, позиция начала записи для начала записи кодовых битов изменяется соответствующим образом по отношению к каждому из множества столбцов таким образом, чтобы множество кодовых битов, считанных в строчном направлении и принимающие вид одного символа, не становились кодовыми битами, соответствующими 1 в любой одной строке преобразованной матрицы контроля четности (кодовые биты LDPC-кода перегруппируются таким образом, чтобы множество кодовых битов, соответствующих 1 в любой одной строке матрицы контроля четности, не были включены в том же самый символ).

В этом случае фиг.24 иллюстрирует пример конфигурации памяти 31, когда способ модуляции представляет собой 16QAM и множитель b, описанный со ссылкой на фиг.18, равен 1. Поэтому число m битов кодовых битов LDPC-кода, принимающего вид одного символа, равно 4 битам, и память 31 включает в себя 4 (= mb) столбца.

Перемежитель 24 с закручиванием столбцов выполняет запись кодовых битов LDPC-кода (вместо демультиплексора 25, показанного на фиг.18) по направлению вниз (в столбцовом направлении) с верхней стороны четырех столбцов, образующих память 31, по направлению столбцов слева направо.

Если запись кодовых битов закончена в крайнем правом столбце, перемежитель 24 с закручиванием столбцов считывает кодовые биты в блоке из четырех битов (mb битов) в строчном направлении из первый строки всех столбцов, образующих память 31, и выводит кодовые биты в качестве LDPC-код после перемежения с закручиванием столбцов в блок 32 перестановки (фиг.18 и 19) демультиплексора 25.

Однако в перемежителе 24 с закручиванием столбцов, если адрес позиции головной части (верхней части) каждого столбца установлен на 0, и адрес каждой позиции столбцового направления представлен целым числом в порядке возрастания, позиция начала записи устанавливается в позицию, адрес которой равен 0, по отношению к крайнему левому столбцу. Позиция начала записи устанавливается в позицию, адрес которой равен 2, по отношению ко второму (с левой стороны) столбцу. Позиция начала записи устанавливается в позицию, адрес которой равен 4 по отношению к третьему столбцу. Позиция начала записи устанавливается в позицию, адрес которой равен 7, по отношению к четвертому столбцу.

Что касается столбцов, в которых позиция начала записи представляет собой позицию, которая отличается от позиции, адрес которой равен 0, то после того как кодовые биты записываются в крайней нижней позиции, позиция возвращается в головную часть (в позицию, адрес которой равен 0), и запись выполняется в позиции непосредственно перед позицией начала записи. Затем выполняется запись по отношению к следующему (правому) столбцу.

В результате выполнения перемежения с закручиванием столбцов, описанного выше, по отношению к LDPC-кодам при всех скоростях кодирования, которые заданы в стандарте DVB-T.2 и имеют кодовую длину N 64800, множества кодовых битов, соответствующих множеству переменных узлов, соединенных с тем же самым проверочным узлом, можно предотвратить от того, чтобы стать одним символом 16QAM (включенным в тот же самый символ). В результате, можно повысить эффективность декодирования в канале связи, в котором существует стирание.

Фиг.25 иллюстрирует количество столбцов памяти 31, необходимое для перемежения с закручиванием столбцов, и адрес позиции начала записи, для каждого способа модуляции по отношению к LDPC-кодам с 11 скоростями кодирования, заданными в стандарте DVB-T.2 и имеющими кодовую длину N, равную 64800 битов.

Когда множитель b равен 1, QPSK принят в качестве способа модуляции, и число m битов одного символа равно 2 битам согласно фиг.25, память 31 имеет два столбца для хранения 2×1 (= mb) битов в строчном направлении и хранит 64800/(2×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из двух столбцов памяти 31 принимает значение позиции, адрес которой равен 0, и позиция начала записи второго столбца принимает значение позиции, адрес которой равен 2.

Например, когда любой один из первого-третьего способов перестановки, показанных на фиг.18, принят в качестве способа перестановки, связанного с процессом перестановки, выполняемым демультиплексором 25 (фиг.9), множитель b становится равным 1.

Когда множитель b равен 2, QPSK принят в качестве способа модуляции, и число m битов одного символа равно 2 битам, как показано на фиг.25, память 31 имеет четыре столбца для хранения 2×2 битов в строчном направлении и хранит 64800/(2×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из четырех столбцов памяти 31 принимает значение позиции, адрес которой равен 0, позиция начала записи второго столбца принимает значение позиции, адрес которой равен 2, позиция начала записи третьего столбца принимает значение позиции, адрес которой равен 4, и позиция начала записи четвертого столбца принимает значение позиции, адрес которой равен 7.

Например, когда четвертый способ перестановки, показанный на фиг.19, принят в качестве способа перестановки, связанного с процессом перестановки, выполняемым демультиплексором 25 (фиг.9), множитель b становится равным 2.

Когда множитель b равен 1, 16QAM принят в качестве способа модуляции, и число m битов одного символа равно 4 битам согласно фиг.25, память 31 имеет четыре столбца для хранения 4×1 битов в строчном направлении и хранит 64800/(4×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из четырех столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 2, позиция начала записи третьего столбца становится позицией, адрес которой равен 4, и позиция начала записи четвертого столбца становится позицией, адрес которой равен 7.

Когда множитель b равен 2, 16QAM принят в качестве способа модуляции, и число m битов одного символа равно 4 битам согласно фиг.25, память 31 имеет восемь столбцов для хранения 4×2 битов в строчном направлении и хранит 64800/(4×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из восьми столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 2, позиция начала записи четвертого столбца становится позицией, адрес которой равен 4, позиция начала записи пятого столбца становится позицией, адрес которой равен 4, позиция начала записи шестого столбца становится позицией, адрес которой равен 5, позиция начала записи седьмого столбца становится позицией, адрес которой равен 7, и позиция начала записи девятого столбца становится позицией, адрес которой равен 7.

Когда множитель b равен 1, 64QAM принят в качестве способа модуляции, и число m битов одного символа равно 6 битам согласно фиг.25, память 31 имеет шесть столбцов для хранения 6×1 битов в строчном направлении и хранит 64800/(6×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из шести столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 2, позиция начала записи третьего столбца становится позицией, адрес которой равен 5, позиция начала записи четвертого столбца становится позицией, адрес которой равен 9, позиция начала записи пятого столбца становится позицией, адрес которой равен 10, и позиция начала записи шестого столбца становится позицией, адрес которой равен 13.

Когда множитель b равен 2, 64QAM принят в качестве способа модуляции, и число m битов одного символа равно 6 битам согласно фиг.25, память 31 имеет двенадцать столбцов для хранения 6×2 битов в строчном направлении и хранит 64800/(6×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из двенадцати столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 2, позиция начала записи четвертого столбца становится позицией, адрес которой равен 2, позиция начала записи пятого столбца становится позицией, адрес которой равен 3, позиция начала записи шестого столбца становится позицией, адрес которой равен 4, позиция начала записи седьмого столбца становится позицией, адрес которой равен 4, позиция начала записи девятого столбца становится позицией, адрес которой равен 5, позиция начала записи девятого столбца становится позицией, адрес которой равен 5, позиция начала записи десятого столбца становится позицией, адрес которой равен 7, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 8, и позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 9.

Когда множитель b равен 1, 256QAM принят в качестве способа модуляции, и число m битов одного символа равно 8 битам согласно фиг.25, память 31 имеет восемь столбцов для хранения 8×1 битов в строчном направлении и хранит 64800/(8×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из восьми столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 2, позиция начала записи четвертого столбца становится позицией, адрес которой равен 4, позиция начала записи пятого столбца становится позицией, адрес которой равен 4, позиция начала записи шестого столбца становится позицией, адрес которой равен 5, позиция начала записи седьмого столбца становится позицией, адрес которой равен 7, и позиция начала записи девятого столбца становится позицией, адрес которой равен 7.

Когда множитель b равен 2, 256QAM принят в качестве способа модуляции, и число m битов одного символа равно 8 битам согласно фиг.25, память 31 имеет шестнадцать столбцов для хранения 8×2 битов в строчном направлении и хранит 64800/(8×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из шестнадцати столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 2, позиция начала записи третьего столбца становится позицией, адрес которой равен 2, позиция начала записи четвертого столбца становится позицией, адрес которой равен 2, позиция начала записи пятого столбца становится позицией, адрес которой равен 2, позиция начала записи шестого столбца становится позицией, адрес которой равен 3, позиция начала записи седьмого столбца становится позицией, адрес которой равен 7, позиция начала записи девятого столбца становится позицией, адрес которой равен 15, позиция начала записи девятого столбца становится позицией, адрес которой равен 16, позиция начала записи десятого столбца становится позицией, адрес которой равен 20, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 22, позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 22, позиция начала записи тринадцатого столбца становится позицией, адрес которой равен 27, позиция начала записи четырнадцатого столбца становится позицией, адрес которой равен 27, позиция начала записи пятнадцатого столбца становится позицией, адрес которой равен 28, и позиция начала записи шестнадцатого столбца становится позицией, адрес которой равен 32.

Когда множитель b равен 1, 256QAM принят в качестве способа модуляции, и число m битов одного символа равно 10 битам, как показано на фиг.25, память 31 имеет десять столбцов для хранения 10×1 битов в строчном направлении и хранит 64800/(10×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из десяти столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 3, позиция начала записи третьего столбца становится позицией, адрес которой равен 6, позиция начала записи четвертого столбца становится позицией, адрес которой равен 8, позиция начала записи пятого столбца становится позицией, адрес которой равен 11, позиция начала записи шестого столбца становится позицией, адрес которой равен 13, позиция начала записи седьмого столбца становится позицией, адрес которой равен 15, позиция начала записи девятого столбца становится позицией, адрес которой равен 17, позиция начала записи девятого столбца становится позицией, адрес которой равен 18, и позиция начала записи десятого столбца становится позицией, адрес которой равен 20.

Когда множитель b равен 2, 1024QAM принят в качестве способа модуляции, и число m битов одного символа равно 10 битам согласно фиг.25, память 31 имеет двенадцать столбцов для хранения 10×2 битов в строчном направлении и хранит 64800/(10×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из двенадцати столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 1, позиция начала записи третьего столбца становится позицией, адрес которой равен 3, позиция начала записи четвертого столбца становится позицией, адрес которой равен 4, позиция начала записи пятого столбца становится позицией, адрес которой равен 5, позиция начала записи шестого столбца становится позицией, адрес которой равен 6, позиция начала записи седьмого столбца становится позицией, адрес которой равен 6, позиция начала записи девятого столбца становится позицией, адрес которой равен 9, позиция начала записи девятого столбца становится позицией, адрес которой равен 13, позиция начала записи десятого столбца становится позицией, адрес которой равен 14, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 14, позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 16, позиция начала записи тринадцатого столбца становится позицией, адрес которой равен 21, позиция начала записи четырнадцатого столбца становится позицией, адрес которой равен 21, позиция начала записи пятнадцатого столбца становится позицией, адрес которой равен 23, позиция начала записи шестнадцатого столбца становится позицией, адрес которой равен 25, позиция начала записи семнадцатого столбца становится позицией, адрес которой равен 25, позиция начала записи восемнадцатого столбца становится позицией, адрес которой равен 26, позиция начала записи девятнадцатого столбца становится позицией, адрес которой равен 28, и позиция начала записи двадцатого столбца становится позицией, адрес которой равен 30.

Когда множитель b равен 1, 4096QAM принят в качестве способа модуляции, и число m битов одного символа равно 12 битам согласно фиг.25, память 31 имеет двенадцать столбцов для хранения 12×1 битов в строчном направлении и хранит 64800/(12×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из двенадцати столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 2, позиция начала записи четвертого столбца становится позицией, адрес которой равен 2, позиция начала записи пятого столбца становится позицией, адрес которой равен 3, позиция начала записи шестого столбца становится позицией, адрес которой равен 4, позиция начала записи седьмого столбца становится позицией, адрес которой равен 4, позиция начала записи девятого столбца становится позицией, адрес которой равен 5, позиция начала записи девятого столбца становится позицией, адрес которой равен 5, позиция начала записи десятого столбца становится позицией, адрес которой равен 7, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 8, и позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 9.

Когда множитель b равен 2, 4096QAM принят в качестве способа модуляции, и число m битов одного символа равно 12 битам согласно фиг.25, память 31 имеет двадцать четыре столбца для хранения 12×2 битов в строчном направлении и хранит 64800/(12×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из двадцати четырех столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 5, позиция начала записи третьего столбца становится позицией, адрес которой равен 8, позиция начала записи четвертого столбца становится позицией, адрес которой равен 8, позиция начала записи пятого столбца становится позицией, адрес которой равен 8, позиция начала записи шестого столбца становится позицией, адрес которой равен 8, позиция начала записи седьмого столбца становится позицией, адрес которой равен 10, позиция начала записи девятого столбца становится позицией, адрес которой равен 10, позиция начала записи девятого столбца становится позицией, адрес которой равен 10, позиция начала записи десятого столбца становится позицией, адрес которой равен 12, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 13, позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 16, позиция начала записи тринадцатого столбца становится позицией, адрес которой равен 17, позиция начала записи четырнадцатого столбца становится позицией, адрес которой равен 19, позиция начала записи пятнадцатого столбца становится позицией, адрес которой равен 21, позиция начала записи шестнадцатого столбца становится позицией, адрес которой равен 22, позиция начала записи семнадцатого столбца становится позицией, адрес которой равен 23, позиция начала записи восемнадцатого столбца становится позицией, адрес которой равен 26, позиция начала записи девятнадцатого столбца становится позицией, адрес которой равен 37, позиция начала записи двадцатого столбца становится позицией, адрес которой равен 39, позиция начала записи двадцатого столбца становится позицией, адрес которой равен 40, позиция начала записи двадцатого столбца становится позицией, адрес которой равен 41, позиция начала записи двадцатого столбца становится позицией, адрес которой равен 41 и позиция начала записи двадцатого столбца становится позицией, адрес которой равен 41.

Фиг.26 иллюстрирует число столбцов памяти 31, необходимого для перемежения с закручиванием столбцов, и адрес начальной позиции записи для каждого способа модуляции по отношению к LDPC-кодам с 10 скоростями кодирования, который задан в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам.

Когда множитель b равен 1, QPSK принят в качестве способа модуляции, и число m битов одного символа равно 2 битам согласно фиг.26, память 31 имеет два столбца для хранения 2×1 битов в строчном направлении и хранит 16200/(2×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из двух столбцов памяти 31 становится позицией, адрес которой равен 0, и позиция начала записи второго столбца становится позицией, адрес которой равен 0.

Когда множитель b равен 2, QPSK принят в качестве способа модуляции, и число m битов одного символа равно 2 битам согласно фиг.26, память 31 имеет четыре столбца для хранения 2×2 битов в строчном направлении и хранит 16200/(2×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из четырех столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 2, позиция начала записи третьего столбца становится позицией, адрес которой равен 3, и позиция начала записи четвертого столбца становится позицией, адрес которой равен 3.

Когда множитель b равен 1, 16QAM принят в качестве способа модуляции, и число m битов одного символа равен 4 битов согласно фиг.26, память 31 имеет четыре столбца для хранения 4×1 битов в строчном направлении и хранит 16200/(4×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из четырех столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 2, позиция начала записи третьего столбца становится позицией, адрес которой равен 3, и позиция начала записи четвертого столбца становится позицией, адрес которой равен 3.

Когда множитель b равен 2, 16QAM принят в качестве способа модуляции, и число m битов одного символа равно 4 битам согласно фиг.26, память 31 имеет восемь столбцов для хранения 4×2 битов в строчном направлении и хранит 16200/(4×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из восьми столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 0, позиция начала записи четвертого столбца становится позицией, адрес которой равен 1, позиция начала записи пятого столбца становится позицией, адрес которой равен 7, позиция начала записи шестого столбца становится позицией, адрес которой равен 20, позиция начала записи седьмого столбца становится позицией, адрес которой равен 20, и позиция начала записи девятого столбца становится позицией, адрес которой равен 21.

Когда множитель b равен 1, 64QAM принят в качестве способа модуляции, и число m битов одного символа равно 6 битам согласно фиг.26, память 31 имеет шесть столбцов для хранения 6×1 битов в строчном направлении и хранит 16200/(6×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из шести столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 2, позиция начала записи четвертого столбца становится позицией, адрес которой равен 3, позиция начала записи пятого столбца становится позицией, адрес которой равен 7, и позиция начала записи шестого столбца становится позицией, адрес которой равен 7.

Когда множитель b равен 2, 64QAM принят в качестве способа модуляции, и число m битов одного символа равно 6 битам согласно фиг.26, память 31 имеет двенадцать столбцов для хранения 6×2 битов в строчном направлении и хранит 16200/(6×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из двенадцати столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 0, позиция начала записи четвертого столбца становится позицией, адрес которой равен 2, позиция начала записи пятого столбца становится позицией, адрес которой равен 2, позиция начала записи шестого столбца становится позицией, адрес которой равен 2, позиция начала записи седьмого столбца становится позицией, адрес которой равен 3, позиция начала записи девятого столбца становится позицией, адрес которой равен 3, позиция начала записи девятого столбца становится позицией, адрес которой равен 3, позиция начала записи десятого столбца становится позицией, адрес которой равен 6, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 7, и позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 7.

Когда множитель b равен 1, 256QAM принят в качестве способа модуляции, и число m битов одного символа равно 8 битам согласно фиг.26, память 31 имеет восемь столбцов для хранения 8×1 битов в строчном направлении и хранит 16200/(8×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из восьми столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 0, позиция начала записи четвертого столбца становится позицией, адрес которой равен 1, позиция начала записи пятого столбца становится позицией, адрес которой равен 7, позиция начала записи шестого столбца становится позицией, адрес которой равен 20, позиция начала записи седьмого столбца становится позицией, адрес которой равен 20, и позиция начала записи девятого столбца становится позицией, адрес которой равен 21.

Когда множитель b равен 1, 1024QAM принят в качестве способа модуляции, и число m битов одного символа равно 10 битам согласно фиг.26, память 31 имеет десять столбцов для хранения 10×1 битов в строчном направлении и хранит 16200/(10×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из десяти столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 1, позиция начала записи третьего столбца становится позицией, адрес которой равен 2, позиция начала записи четвертого столбца становится позицией, адрес которой равен 2, позиция начала записи пятого столбца становится позицией, адрес которой равен 3, позиция начала записи шестого столбца становится позицией, адрес которой равен 3, позиция начала записи седьмого столбца становится позицией, адрес которой равен 4, позиция начала записи девятого столбца становится позицией, адрес которой равен 4, позиция начала записи девятого столбца становится позицией, адрес которой равен 5, и позиция начала записи десятого столбца становится позицией, адрес которой равен 7.

Когда множитель b равен 2, 1024QAM принят в качестве способа модуляции, и число m битов одного символа равно 10 битам согласно фиг.26, память 31 имеет двадцать столбцов для хранения 10×2 битов в строчном направлении и хранит 16200/(10×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из двенадцати столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 0, позиция начала записи четвертого столбца становится позицией, адрес которой равен 2, позиция начала записи пятого столбца становится позицией, адрес которой равен 2, позиция начала записи шестого столбца становится позицией, адрес которой равен 2, позиция начала записи седьмого столбца становится позицией, адрес которой равен 2, позиция начала записи девятого столбца становится позицией, адрес которой равен 2, позиция начала записи девятого столбца становится позицией, адрес которой равен 5, позиция начала записи десятого столбца становится позицией, адрес которой равен 5, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 5, позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 5, позиция начала записи тринадцатого столбца становится позицией, адрес которой равен 5, позиция начала записи четырнадцатого столбца становится позицией, адрес которой равен 7, позиция начала записи пятнадцатого столбца становится позицией, адрес которой равен 7, позиция начала записи шестнадцатого столбца становится позицией, адрес которой равен 7, позиция начала записи семнадцатого столбца становится позицией, адрес которой равен 7, позиция начала записи восемнадцатого столбца становится позицией, адрес которой равен 8, позиция начала записи девятнадцатого столбца становится позицией, адрес которой равен 8, и позиция начала записи двадцатого столбца становится позицией, адрес которой равен 10.

Когда множитель b равен 1, 4096QAM принят в качестве способа модуляции, и число m битов одного символа равно 12 битам согласно фиг.26, память 31 имеет двенадцать столбцов для хранения 12×1 битов в строчном направлении и хранит 16200/(12×1) битов в столбцовом направлении.

Позиция начала записи первого столбца из двенадцати столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 0, позиция начала записи четвертого столбца становится позицией, адрес которой равен 2, позиция начала записи пятого столбца становится позицией, адрес которой равен 2, позиция начала записи шестого столбца становится позицией, адрес которой равен 2, позиция начала записи седьмого столбца становится позицией, адрес которой равен 3, позиция начала записи девятого столбца становится позицией, адрес которой равен 3, позиция начала записи девятого столбца становится позицией, адрес которой равен 3, позиция начала записи десятого столбца становится позицией, адрес которой равен 6, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 7, и позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 7.

Когда множитель b равен 2, 4096QAM принят в качестве способа модуляции, и число m битов одного символа равно 12 битам, как показано на фиг.26, память 31 имеет двадцать четыре столбца для хранения 12×2 битов в строчном направлении и хранит 16200/(12×2) битов в столбцовом направлении.

Позиция начала записи первого столбца из двадцати четырех столбцов памяти 31 становится позицией, адрес которой равен 0, позиция начала записи второго столбца становится позицией, адрес которой равен 0, позиция начала записи третьего столбца становится позицией, адрес которой равен 0, позиция начала записи четвертого столбца становится позицией, адрес которой равен 0, позиция начала записи пятого столбца становится позицией, адрес которой равен 0, позиция начала записи шестого столбца становится позицией, адрес которой равен 0, позиция начала записи седьмого столбца становится позицией, адрес которой равен 0, позиция начала записи девятого столбца становится позицией, адрес которой равен 1, позиция начала записи девятого столбца становится позицией, адрес которой равен 1, позиция начала записи десятого столбца становится позицией, адрес которой равен 1, позиция начала записи одиннадцатого столбца становится позицией, адрес которой равен 2, позиция начала записи двенадцатого столбца становится позицией, адрес которой равен 2, позиция начала записи тринадцатого столбца становится позицией, адрес которой равен 2, позиция начала записи четырнадцатого столбца становится позицией, адрес которой равен 3, позиция начала записи пятнадцатого столбца становится позицией, адрес которой равен 7, позиция начала записи шестнадцатого столбца становится позицией, адрес которой равен 9, позиция начала записи семнадцатого столбца становится позицией, адрес которой равен 9, позиция начала записи восемнадцатого столбца становится позицией, адрес которой равен 9, позиция начала записи девятнадцатого столбца становится позицией, адрес которой равен 10, позиция начала записи двадцатого столбца становится позицией, адрес которой равен 10, позиция начала записи двадцатого столбца становится позицией, адрес которой равен 10, позиция начала записи двадцатого столбца становится позицией, адрес которой равен 10, позиция начала записи двадцатого столбца становится позицией, адрес которой равен 10, и позиция начала записи двадцатого столбца становится позицией, адрес которой равен 11.

На фиг.27 изображена схема последовательности операций, иллюстрирующая процесс, выполняемый с помощью LDPC-кодера 115, битового перемежителя 116 и QAM-кодера 117, показанных на фиг.8.

LDPC-кодер 115 ожидает подачу целевых данных LDPC из BCH-кодера 114. На этапе S101 LDPC-кодер 115 кодирует целевые данные LDPC с помощью LDPC-кода и подает LDPC-код в битовый перемежитель 116. Процесс переходит на этап S102.

На этапе S102 битовый перемежитель 116 выполняет перемежение битов по отношению к LDPC-коду, подаваемому из LDPC-кодера 115, и подает символ, полученный путем символизации LDPC-кода после перемежения битов, в QAM-кодер 117. Процесс переходит на этап S103.

Иными словами, на этапе S102, в битовом перемежителе 116 (фиг.9), перемежитель 23 четности выполняет перемежение четности по отношению к LDPC-коду, подаваемому из LDPC-кодера 115, и подает LDPC-код после перемежения четности в перемежитель 24 с закручиванием столбцов.

Перемежитель 24 с закручиванием столбцов выполняет перемежение с закручиванием столбцов по отношению к LDPC-коду, подаваемому из перемежителя 23 четности, и подает LDPC-код в демультиплексор 25.

Демультиплексор 25 выполняет процесс перестановки для перестановки кодовых битов LDPC-кода после перемежения с закручиванием столбцов с помощью перемежителя 24 с закручиванием столбцов и создания кодовых битов, которые после перестановки станут символьными битами (битами, представляющими символ) символа.

В этом случае, процесс перестановки с помощью демультиплексора 25 можно выполнить согласно первому-четвертому способам перестановки, иллюстрированным на фиг.18 и 19, и можно выполнить согласно правилу назначения. Правило назначения представляет собой правило для назначения кодовых битов LDPC-кода символьным битам, представляющим символ, и будет описано более подробно позже.

Символ, который получается в процессе перестановки с помощью демультиплексора 25, подается из демультиплексора 25 в QAM-кодер 117.

На этапе S103 QAM-кодер 117 отображает символ, поданный из демультиплексора 25, в сигнальную точку, определенную с помощью способа модуляции ортогональной модуляции, которая выполняется с помощью QAM-кодера 117, выполняет ортогональную демодуляцию и подает полученные в результате во временной перемежитель 118.

Как описано выше, перемежение четности или перемежение с закручиванием столбцов выполняется таким образом, чтобы можно было повысить устойчивость к стиранию или ошибке пакета при передаче множества кодовых битов LDPC-кода.

На фиг.9 перемежитель 23 четности, который представляет собой блок, предназначенный для выполнения перемежения четности, и блок 24 с закручиванием столбцов, который представляет собой блок, предназначенный для выполнения перемежения с закручиванием столбцов, сконфигурированы отдельно для удобства объяснения. Однако перемежитель 23 четности и перемежитель 24 с закручиванием столбцов можно выполнить как одно целое.

Иными словами, как перемежитель четности, так и перемежитель с закручиванием столбцов можно выполнить посредством записи и считывания кодовых битов по отношению к памяти и можно представить с помощью матрицы для преобразования адреса (адреса записи) с целью выполнения записи кодовых битов в адрес (адрес считывания) с целью выполнения считывания кодовых битов.

Поэтому, если вычислена матрица, полученная путем перемножения матрицы, представляющей собой перемежение четности, и матрицы, представляющей собой перемежение с закручиванием столбцов, то кодовые биты преобразуются с помощью матрицы, выполняется перемежения четности, и можно получить результат перемежения с закручиванием столбцов LDPC-кода после перемежения четности.

Помимо перемежителя 23 четности и перемежителя 24 с закручиванием столбцов, демультиплексор 25 можно выполнить как одно целое.

Иными словами, процесс перестановки, выполняемый с помощью демультиплексора 25 можно представить с помощью матрицы для преобразования адреса записи памяти 31, которая сохраняет LDPC-код в считанном адресе.

Поэтому, если вычислена матрица, полученная путем перемножения матрицы, представляющей перемежение четности, матрицы, представляющей перемежение с закручиванием столбцов, и матрицы, представляющей процесс перестановки, то перемежение четности, перемежение с закручиванием столбцов и процесс перестановки можно совместно выполнить с помощью матрицы.

Можно выполнить только одно перемежение четности или перемежение с закручиванием столбцов, или можно не выполнять ни перемежения четности, ни перемежения с закручиванием столбцов.

Далее, со ссылкой на фиг.28-30, будет описано моделирование для измерения частоты появления ошибок (частоты появления ошибочных битов), которое выполняется по отношению к передающему устройству 11, показанному на фиг.8.

Моделирование выполняется за счет принятия за основу канала связи, в котором существует дрожание, имеющее D/U, равное 0 дБ.

Фиг.28 иллюстрирует модель канала связи, которая принята в результате моделирования.

Иными словами, поз.A на фиг.28 иллюстрирует модели дрожания, которые приняты в результате моделирования.

В добавление к этому, поз.B на фиг.28 иллюстрирует модель канала связи, в котором существует дрожание, представленное с помощью модели, показанной поз.A на фиг.28.

В поз.B на фиг.28, Н представляет собой модель дрожания поз.A на фиг.28. В поз.B на фиг.28, N представляет собой ICI (интерференция между несущими). В процессе моделирования математическое ожидание E[N²] мощности аппроксимируется с помощью AWGN.

На фиг.29 и 30 иллюстрируют зависимость между частотой появления ошибок, полученной в результате моделирования, и доплеровской частотой f_d дрожания.

Фиг.29 иллюстрирует зависимость между частотой появления ошибок и доплеровской частотой f_d, когда способ модуляции представляет собой 16QAM, скорость (r) кодирования составляет (3/4), и способ перестановки представляет собой первый способ перестановки. Фиг.30 иллюстрирует зависимость между частотой появления ошибок и доплеровской частотой f_d, когда способ представляет собой 64QAM, скорость (r) кодирования составляет (5/6), и способ перестановки представляет собой первый способ перестановки.

На фиг.29 и 30 жирной линией показана зависимость между частотой появления ошибок и доплеровской частотой f_d, при выполнении каждого из перемежения четности, перемежения с закручиванием столбцов и процесса перестановки, и тонкой линией показана зависимость между частотой появления ошибок и доплеровской частотой f_d, когда выполняется только процесс перестановки среди процесса перемежения четности, перемежения с закручиванием столбцов и процесса перестановки.

На обеих фиг.29 и 30, можно увидеть, что частота появления ошибок дополнительно повышается (уменьшается) при выполнении каждого из перемежения четности, перемежения с закручиванием столбцов и процесса перестановки, по сравнению со случаем, когда выполняется только процесс перестановки.

На фиг.31 изображена блок-схема, иллюстрирующая пример конфигурации LDPC-код ера 115, показанного на фиг.8.

LDPC-кодер 122, показанный на фиг.8, также сконфигурирован в подобной манере.

Как показано на фиг.12 и 13, в стандарте DVB-T.2 заданы LDPC-коды, которые имеют две кодовых длины N, равные 64800 битам и 16200 битам.

По отношению к LDPC-коду, имеющему кодовую длину N 64800 битов, задано 11 скоростей кодирования - 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10. По отношению к LDPC-коду, имеющему кодовую длину N 16200 битам, задано 10 скоростей кодирования - 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9 (фиг.12 и 13).

Например, LDPC-кодер 115 может выполнять кодирование (кодирование с коррекцией ошибок) с использованием LDPC-кода с каждой скоростью кодирования, имеющей кодовую длину N, равную 64800 битам или 16200 битам, согласно матрице Н контроля четности, подготовленной для каждой кодовой длины N и каждой скорости кодирования.

LDPC-кодер 115 включает в себя блок 601 кодирования и запоминающее устройство 602.

Блок 601 кодирования включает в себя блок 611 установки скорости кодирования, блок 612 считывания таблицы исходных значений, блок 613 генерирования матрицы контроля четности, блок 614 считывания информационных битов, блок 615, выполняющий операцию кодирования четности и блок 616 управления. Блок 601 кодирования выполняет LDPC-кодирование целевых данных LDPC, которые подаются в LDPC-кодер 115, и подает полученный в результате LDPC-код в битовый перемежитель 116 (фиг.9).

Иными словами, блок 611 установки скорости кодирования устанавливает кодовую длину N и скорость кодирования LDPC-кода согласно операции оператора.

Блок 612 считывания таблицы исходных значений считывает таблицу исходных значений матрицы контроля четности, которая соответствует кодовой длине N и скорости кодирования, установленной с помощью блока 611 установки скорости кодирования, из запоминающего устройства 602.

Блок 613 генерирования матрицы контроля четности генерирует матрицу H контроля четности путем размещения элементов 1 информационной матрицы H_A, соответствующей информационной длине K (= информационная длина N-длина M четности) согласно кодовой длине N и скорости кодирования, установленной с помощью блока 611 установки скорости кодирования в столбцовом направлении с периодом 360 столбцов (число P столбцов блока с циклической структурой), на основе таблицы исходных значений матрицы контроля четности, считанной с помощью блока 612 считывания таблицы исходных значений, и сохраняет матрицу Н контроля четности в запоминающем устройстве 602.

Блок 614 считывания информационных битов считывает (извлекает) информационные биты, соответствующие информационной длине K, из целевых данных LDPC, которые подаются в LDPC-кодер 115.

Блок 615, выполняющий операцию кодирования четности, считывает матрицу Н контроля четности, сгенерированную с помощью блока 613 генерирования матрицы контроля четности, из запоминающего устройства 602, вычисляет биты четности для информационных битов, считанных с помощью блока 614 считывания информационных битов, на основе заданного выражения и генерирует кодовое слово (LDPC-код).

Блок 616 управления управляет каждым блоком, образующим блок 601 кодирования.

В запоминающем устройстве 602 сохраняется множество таблиц исходных значений матрицы контроля четности, которые соответствуют множеству скоростей кодирования, иллюстрированных на фиг.12 и 13, по отношению к кодовым длинам N, таким как 64800 битов и 16200 битов. Кроме того, запоминающее устройство 602 временно сохраняет данных, которые необходимы для процесса, выполняемого блоком 601 кодирования.

На фиг.32 изображена схема последовательности операций, иллюстрирующая процесс, выполняемый LDPC-кодером 115, показанным на фиг.31.

На этапе S201 блок 611 установки скорости кодирования определяет (устанавливает) кодовую длину N и скорость r кодирования для выполнения LDPC-кодирования.

На этапе S202 блок 612 считывания таблицы исходных значений считывает предварительно определенную таблицу исходных значений матрицы контроля четности, соответствующую кодовой длине N и скорость r кодирования, определенной с помощью блока 611 установки скорости кодирования, из запоминающего устройства 602.

На этапе S203 блок 613 генерирования матрицы контроля четности вычисляет (генерирует) матрицу H контроля четности LDPC-кода с кодовой длиной N и скоростью r кодирования, определенной с помощью блока 611 установки скорости кодирования, с использованием таблицы исходных значений матрицы контроля четности, считанной из запоминающего устройства 602 с помощью блока 612 считывания таблицы исходных значений, подает матрица контроля четности в запоминающее устройство 602, и сохраняет матрица контроля четности в запоминающем устройстве.

На этапе S204 блок 614 считывания информационных битов считывает информационные биты с информационной длины K (= N×r), соответствующей кодовой длине N и скорости r кодирования, определенной с помощью блока 611 установки скорости кодирования, из целевых данных LDPC, которые подаются в LDPC-кодер 115, считывает матрицу H контроля четности, вычисленную с помощью блока 613 генерирования матрицы контроля четности, из запоминающего устройства 602, и подает информационные биты и матрицу контроля четности в блок 615, выполняющий операцию кодирования четности.

На этапе S205 блок 615, выполняющий операцию кодирования четности, последовательно выполняет действие над битами четности кодового слова с, которое удовлетворяет выражению (8)

Нс^Т=0. (8)

В выражении (8) c представляет собой вектор-строку в виде кодового слова (LDPC-кода), и с представляет собой транспонирование вектор-строки c.

Как описано выше, когда область информационных битов вектора-строки c в качестве LDPC-кода (одного кодового слова) представлена с помощью вектора-строки A, и область битов четности представлена с помощью вектора-строки T, вектор-строку c можно представить с помощью выражения c = [A/T], с использованием вектора-строки A в качестве информационных битов и вектора-строки T в качестве битов четности.

В матрице H контроля четности и вектор-строке c=[A|T], соответствующей LDPC-коду, необходимо, чтобы удовлетворялось выражение Hc^T=0. Вектор-строка T соответствует битам четности, образующим вектор-строку c=[A|T], удовлетворяющую выражению Hc^T=0, можно последовательно вычислить путем установки элементов каждой строки в 0, последовательно из элементов первой строки вектор-столбца Hc^T в выражении Hc^T=0, когда матрица H_T четности матрицы H=[H_A|H_T] контроля четности принимает вид ступенчатой структуры, иллюстрированной на фиг.11.

Если блок 615, выполняющий операцию кодирования четности, вычисляет биты T четности по отношению к информационным битам A, блок 615, выполняющий операцию кодирования четности, выводит кодовое слово c=[A/T], представленное с помощью информационных битов и битов T четности в качестве результата LDPC-кодирования информационных битов A.

Затем, на этапе S206 блок 616 управления определяет, закончено ли LDPC-кодирование. Когда на этапе S206 определено, что LDPC-кодирование не закончено, то есть, когда существуют целевые данные LDPC для формирования LDPC-кодирования, процесс возвращается на этап S201. Далее, процесс этапов S201-S206 повторяется.

Когда на этапе S206 определено, что LDPC-кодирование закончено, иными словами, отсутствуют целевые данные LDPC для выполнения LDPC-кодирования, LDPC-кодер 115 заканчивает процесс.

Как описано выше, таблица исходных значений матрицы контроля четности, соответствующая каждой кодовой длине N и каждой скорости r кодирования, подготавливается, и LDPC-кодер 115 выполняет LDPC-кодирование с заданной кодовой длиной N и заданной скоростью r кодирования с использованием матрицы H контроля четности, образованной из таблицы исходных значений матрицы контроля четности, соответствующей заданной кодовой длине N и заданной скорости r кодирования.

Таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет позиции элементов 1 информационной матрицы H_A (фиг.10) матрицы Н контроля четности, соответствующей информационной длине K согласно кодовой длине N и скорости r кодирования LDPC-кода (LDPC-кода, определенного с помощью матрицы H контроля четности) для каждых 360 столбцов (число P столбцов блока циклической структуры), и предварительно создается для каждой матрицы H контроля четности с каждой кодовой длиной N и каждой скорость r кодирования.

На фиг.33-77 представлены иллюстрации примера таблицы исходных значений матрицы контроля четности.

Иными словами, фиг.33 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N 16200 битам, и скорость r кодирования, равную 1/4.

Фиг.34 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 1/3.

Фиг.35 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 2/5.

Фиг.36 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 1/2.

Фиг.37 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 3/5.

Фиг.38 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 2/3.

Фиг.39 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 3/4.

Фиг.40 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 4/5.

Фиг.41 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 5/6.

Фиг.42 иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 8/9.

Фиг.43 и фиг.44 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 1/4.

На фиг.44 изображен схема, являющаяся продолжением фиг.43.

Фиг.45 и фиг.46 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 1/3.

На фиг.46 изображена схема, являющаяся продолжением фиг.45.

Фиг.47 и фиг.48 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 2/5.

На фиг.48 изображена схема, являющаяся продолжением фиг.47.

Фиг.49-фиг.51 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 1/2.

На фиг.50 изображена схема, являющаяся продолжением фиг.49, и на фиг.51 - схема, являющаяся продолжением фиг.50.

Фиг.52-фиг.54 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 3/5.

На фиг.53 изображена схема, являющаяся продолжением фиг.52, и на фиг.54 - схема, являющаяся продолжением фиг.53.

Фиг.55-фиг.57 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 2/3.

На фиг.56 изображена схема, являющаяся продолжением фиг.55, и на фиг.57-схема, являющаяся продолжением фиг.56.

Фиг.58-фиг.61 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 3/4.

На фиг.59 изображена схема, являющаяся продолжением фиг.58, на фиг.60-схема, являющаяся продолжением фиг.59, и на фиг.61 - схема, являющаяся продолжением фиг.60.

Фиг.62-фиг.65 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 4/5.

На фиг.63 изображена схема, являющаяся продолжением фиг.62, на фиг.64 - схема, являющаяся продолжением фиг.63, и на фиг.65 - схема, являющаяся продолжением фиг.64.

Фиг.66-фиг.69 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 5/6.

На фиг.67 изображена схема, являющаяся продолжением фиг.66, на фиг.68 - схема, являющаяся продолжением фиг.67, и на фиг.69 - схема, являющаяся продолжением фиг.68.

Фиг.70-фиг.73 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 8/9.

На фиг.71 изображена схема, являющаяся продолжением фиг.70, на фиг.72 - схема, являющаяся продолжением фиг.71, и на фиг.73 - схема, являющаяся продолжением фиг.72.

Фиг.74-фиг.77 иллюстрируют каждая по отдельности таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 64800 битам, и скорость r кодирования, равную 9/10.

На фиг.75 изображена схема, являющаяся продолжением фиг.74, на фиг.76-схема, являющаяся продолжением фиг.75, и на фиг.77 - схема, являющаяся продолжением фиг.76.

Блок 613 генерирования матрицы контроля четности (фиг.31) вычисляет матрицу Н контроля четности с использованием таблицы исходных значений матрицы контроля четности, следующим образом.

Иными словами, фиг.78 иллюстрирует способ вычисления матрицы Н контроля четности из таблицы исходных значений матрицы контроля четности.

Следует отметить, что таблица исходных значений матрицы контроля четности, показанная на фиг.78, иллюстрирует таблицу исходных значений матрицы контроля четности по отношению к матрице Н контроля четности, которая определена в стандарте DVB-T.2 и имеет кодовую длину N, равную 16200 битам, и скорость r кодирования, равную 2/3, как показано на фиг.38.

Как описано выше, таблица исходных значений матрицы контроля четности представляет собой таблицу, которая представляет собой позиции элементов 1 информационной матрицы H_A (фиг.10), соответствующей информационной длине К согласно кодовой длине N и скорости г кодирования LDPC-кода для каждых 360 столбцов (числа P столбцов блока циклической структуры). В ее i-ой строке, строке число (число строк, когда число строк первой строки матрицы Н контроля четности установлено в 0) элементов 1 (1+360×(i-1)-го столбца матрицы H контроля четности размещаются по числу веса столбцов (1+360×(i-1)-ого столбца.

В этом случае, так как матрица H_T четности (фиг.10) матрицы Н контроля четности, соответствующей длине M четности, определена так, как иллюстрировано на фиг.21, согласно таблице исходных значений матрицы контроля четности вычисляется информационная матрица H_A (фиг.10) матрицы Н контроля четности, соответствующей информационной длине K.

Число k+1 строк таблицы исходных значений матрицы контроля четности отличается согласно информационной длине K.

Зависимость согласно выражению (9) реализована между информационной длиной K и числом k+1 строк таблицы исходных значений матрицы контроля четности.

В этом случае 360 согласно выражению (9) представляет собой число P столбцов блока циклической структуры, показанной на фиг.22.

В таблице исходных значений матрицы контроля четности, показанной на фиг.78, 13 численных значений размещаются из первой строки в третью строку, и 3 численных значения размещаются из четвертой строки в (k+1)-ую строку (30-ая строка на фиг.78).

Таким образом, веса столбцов матрицы Н контроля четности, которые вычисляются из таблицы исходных значений матрицы контроля четности, показанной на фиг.78, равны 13 от первого столбца до (1+360×(3-1)-1)-го столбца и равны 3 от (1+360×(3-1))-го столбца до K-го столбца.

Первая строка таблицы исходных значений матрицы контроля четности, показанной на фиг.78, становится равной 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, что показывает, что элементы строк, имеющие числа строк 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, равны 1 (и другие элементы равны 0) в первом столбце матрицы H контроля четности.

Вторая строка таблицы исходных значений матрицы контроля четности, показанной на фиг.78, становится равной 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, что показывает, что элементы строк, имеющие числа строк 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, равны 1 в 361 (=1+360×(2-1))-ых столбцах матрицы Н контроля четности.

Как описано выше, таблица исходных значений матрицы контроля четности представляет собой позиции элементов 1 информационной матрицы H_A из матрицы Н контроля четности для каждых 360 столбцов.

Столбцы, отличные от (1+360×(i-1))-го столбца матрицы H контроля четности, иными словами, отдельные столбцы от (2+360×(i-1))-го столбца до (360×i)-го столбца размещаются посредством циклического сдвига элементов 1 из (1+360×(i-1))-го столбца, который периодически определяется с помощью таблицы исходных значений матрицы контроля четности в направлении вниз (в направлении вниз относительно столбцов) согласно длине M четности.

Иными словами, (2+360×(i-1))-ый столбец получается путем циклического сдвига (1+360×(i-1))-го столбца в направлении вниз с помощью М/360 (= q), и следующий (3+360×(i-1))-ый столбец получается путем циклического сдвига (1+360×(i-1))-го столбца в направлении вниз с помощью 2×М/360 (= 2×q) (получается путем циклического сдвига (2+360×(i-1))-го столбца в направлении вниз с помощью М/360 (= q)).

Если численное значение j-го столбца (j-го столбца с левой стороны) i-ой строки (i-ой строки с верхней стороны) таблицы исходных значений матрицы контроля четности представлено в виде h_i,j, и число строк j-го элемента 1 w-го столбца матрицы H контроля четности представлен в виде H_w-j, то число H_w-j строк элемента 1 w-го столбца, который будет представлять собой столбец, отличный от (1+360×(i-1))-го столбца матрицы Н контроля четности, можно вычислить с помощью выражения (10).

В этом случае mod(x, y) означает остаток, который получается путем деления x на y.

Кроме этого, P представляет собой число столбцов блока с циклической структурой, описанной выше. Например, в стандарте DVB-T.2 P равно 360, как описано выше. Помимо этого, q представляет собой значение М/360, которое получается путем деления длина М четности на число P столбцов (=360) блока циклической структуры.

Блок 613 генерирования матрицы контроля четности (фиг.31) точно определяет число строк элементов 1 (1+360×(i-1))-го столбца матрицы H контроля четности с помощью таблицы исходных значений матрицы контроля четности.

Блок 613 генерирования матрицы контроля четности (фиг.31) вычисляет число H_w-j строк элемента 1 из w-го столбца, который будет представлять собой столбец, отличный от (1+360×(i-1))-го столбца матрицы Н контроля четности согласно выражению (10), и генерирует матрицу Н контроля четности, в которой элемент полученного числа строк устанавливается на 1.

Между тем, если цифровое широковещание, используемое исключительно для портативного оконечного устройства, можно выполнить с минимальным изменением в описаниях передающего устройства и приемное устройство на основании DVB-T.2, который будет представлять собой стандарт цифрового широковещания, используемый исключительно для фиксированного оконечного устройства, то цифровое широковещание будет преимущественным с точки зрения стоимости.

Таким образом, в передающем устройстве 11 (фиг.7) принят LDPC-код из 16 кбитов, который будет иметь короткую кодовую длину N в кодовой длине N из 64 кбитов и кодовую длину N из 16 кбитов, что может уменьшить память или задержку, необходимую при декодировании LDPC-код согласно DVB-T.2, и можно выполнить цифровое широковещание, которое используется исключительно для портативного оконечного устройства.

Однако в цифровом широковещании, используемом исключительно для портативного оконечного устройства для того, чтобы уменьшить нагрузку, необходимую для процесса, такого как декодирование LDPC-кода в приемном устройстве 12 (фиг.7), которое будет представлять собой портативное оконечное устройство, можно, например, сократить количество раз повторений (количество раз C повторного декодирования) декодирования LDPC-кода, и уменьшить устойчивость к ошибке в канале 13 связи (фиг.7).

Таким образом, в цифровом широковещании, используемом исключительно для портативного оконечного устройства, предпочтительно принять меры для повышения устойчивости к ошибке.

В качестве меры повышения устойчивости к ошибке, существует, например, способ, принимающий за основу способ модуляции, такой как 16QAM или 64QAM, в котором число сигнальных точек является относительно маленьким.

В качестве меры повышения устойчивости к ошибке, существует, например, процесс перестановки, выполняемый с помощью демультиплексора 25 (фиг.9).

В процессе перестановки, в качестве способа перестановки для перестановки кодовых битов LDPC-кода, например, существуют первый-четвертый способы перестановки или способ перестановки, заданный DVB-T.2. Однако в цифровом широковещании, используемом исключительно для портативного оконечного устройства, более предпочтительно принять процесс перестановки способа повышения устойчивости к ошибке, чем ранее предложенные способы перестановки.

Таким образом, в демультиплексоре 25 (фиг.9), процесс перестановки можно выполнить согласно правилу назначения, как показано на фиг.27.

Перед описанием процесса перестановки согласно правилу назначения будет описан процесс перестановки с использованием предварительно предложенных способов перестановки (которые в дальнейшем называются как настоящий способ).

Процесс перестановки при выполнении процесса перестановки с использованием настоящего способа с помощью демультиплексора 25 будет описан со ссылкой на фиг.79 и 80.

Фиг.79 иллюстрирует пример процесса перестановки настоящего способа, когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 64800 битов, и скорость кодирования составляет 3/5.

Иными словами, поз.A на фиг.79 иллюстрирует пример процесса перестановки настоящего способа, когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 64800 битов, и скорость кодирования составляет 3/5, способ представляет собой 16QAM, и множитель b равен 2.

Когда способ представляет собой 16QAM, 4 (= m) бита кодовых битов отображаются в виде одного символа в любой одной из 16 сигнальных точек, определенных с помощью 16QAM.

Когда длина кода N составляет 64800 битов, и множитель b равен 2, память 31 (фиг.18 и 19) демультиплексора 25 имеет 8 столбцов для хранения 4×2 (= mb) битов в строчном направлении и хранит 64800/(4×2) битов в столбцовом направлении.

В демультиплексоре 25, если кодовые биты LDPC-кода записаны в столбцовом направлении памяти 31, и запись кодовых битов (одно кодовое слово) из 64800 битов закончена, кодовые биты, записанные в память 31 считываются в блоке из 4×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b₀-b₇ из 4×2 (= mb) битов таким образом, чтобы кодовые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆ и из 4×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y₀, y₁, y₂, y₃, y₄, y₅, y₆ и y7 из 4×2 (= mb) битов из двух (= b) последовательных символов, как показано поз.A на фиг.79.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ символьным битам y₇, y₁, y₄, y₂, y₃, y₅, y₃, y₆ и y0, соответственно.

Поз.B на фиг.79 иллюстрирует пример процесса перестановки настоящего способа, когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 64800 битов, и скорость кодирования составляет 3/5, способ представляет собой 64QAM, и множитель b равен 2.

Когда способ модуляции представляет собой 64QAM, 6 (= m) битов кодовых битов отображаются в виде одного символа в любой одной из 64 сигнальных точек, определенных с помощью 64QAM.

Когда длина кода N составляет 64800 битов, и множитель b равен 2, память 31 (фиг.18 и 19) демультиплексора 25 имеет 12 столбцов для хранения 6×2 (= mb) битов в строчном направлении и хранит 64800/(6×2) битов в столбцовом направлении.

В демультиплексоре 25, если кодовые биты LDPC-кода записаны в столбцовом направлении памяти 31, и запись кодовых битов (одно кодовое слово) из 64800 битов закончена, кодовые биты, записанные в память 31 считываются в блоке из 6×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b₀-b₁₁ из 6×2 (= mb) битов таким образом, чтобы кодовые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀ и b₁₁ из 6×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y₀, y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀ и y₁₁ из 6×2 (= mb) битов из двух (= b) последовательных символов, как показано поз.B на фиг.79.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀ и b₁₁ символьным битам y₁₁, y₇, y₃, y₁₀, y₆, y₂, y₉, y₅, y₁, y₈, y₄ и y₀, соответственно.

Поз.C на фиг.79 иллюстрирует пример процесса перестановки настоящего способа, когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 64800 битов, и скорость кодирования составляет 3/5, способ представляет собой 256QAM, и множитель b равен 2.

Когда способ представляет собой 256QAM, 8 (= m) битов кодовых битов отображаются в виде одного символа в любой одной из 256 сигнальных точек, определенных с помощью 256QAM.

Когда длина кода N составляет 64800 битов, и множитель b равен 2, память 31 (фиг.18 и 19) демультиплексора 25 имеет 16 столбцов для хранения 8×2 (= mb) битов в строчном направлении и хранит 64800/(8×2) битов в столбцовом направлении.

В демультиплексоре 25, если кодовые биты LDPC-кода записаны в столбцовом направлении памяти 31, и запись кодовых битов (одно кодовое слово) из 64800 битов закончена, кодовые биты, записанные в память 31 считываются в блоке из 8×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b₀-b₁₅ из 8×2 (= mb) битов таким образом, чтобы кодовые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀, b₁₁, b₁₂, b₁₃, b₁₄ и b₁₅ из 8×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y₀, y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀, y₁₁, y₁₂, y₁₃, y₁₄ и y₁₅ из 8×2 (= mb) битов из двух (= b) последовательных символов, как показано поз.C на фиг.79.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀, b₁₁, b₁₂, b₁₃, b₁₄ и b₁₅ символьным битам y₁₅, y₁, y₁₃, y₃, y₈, y₁₁, y₉, y₅, y₁₀, y₆, y₄, y₇, y₁₂, y₂, y₁₄ и y₀, соответственно.

Фиг.80 иллюстрирует пример процесса перестановки настоящего способа, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/5.

Иными словами, поз.A на фиг.80 иллюстрирует пример процесса перестановки настоящего способа, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/5, способ представляет собой 16QAM, и множитель b равен 2.

Когда способ представляет собой 16QAM, 4 (= m) бита кодовых битов отображаются в виде одного символа в любой одной из 16 сигнальных точек, определенных с помощью 16QAM.

Когда длина кода N составляет 16200 битов, и множитель b равен 2, память 31 (фиг.18 и 19) демультиплексора 25 имеет 8 столбцов для хранения 4×2 (= mb) битов в строчном направлении и хранит 16200/(4×2) битов в столбцовом направлении.

В демультиплексоре 25, если кодовые биты LDPC-кода записаны в столбцовом направлении памяти 31, и запись кодовых битов (одно кодовое слово) 16200 битов закончена, кодовые биты, записанные в память 31 считываются в блоке из 4×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b₀-b₇ из 4×2 (= mb) битов таким образом, чтобы кодовые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ из 4×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y₀, y₁, y₂, y₃, y₄, y₅, y₆ и y₇ из 4×2 (= mb) битов из двух ( =b) последовательных символов, как показано поз.A на фиг.80

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ символьным битам y₀, y₁, y₂, y₃, y₄, y₅, y₆ и y₇, аналогично случаю, показанному на фиг.79 и описанному выше.

Поз.B на фиг.80 иллюстрирует пример процесса перестановки настоящего способа, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/5, способ представляет собой 64QAM, и множитель b равен 2.

Когда способ представляет собой 64QAM, 6 (= m) битов кодовых битов отображаются в виде одного символа в любой одной из 64 сигнальных точек, определенных с помощью 64QAM.

Когда длина кода N составляет 16200 битов, и множитель b равен 2, память 31 (фиг.18 и 19) демультиплексора 25 имеет 12 столбцов для хранения 6×2 (= mb) битов в строчном направлении и хранит 16200/(6×2) битов в столбцовом направлении.

В демультиплексоре 25, если кодовые биты LDPC-кода записаны в столбцовом направлении памяти 31, и запись кодовых битов (одно кодовое слово) 16200 битов закончена, кодовые биты, записанные в память 31 считываются в блоке из 6×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b₀-b₁₁ из 6×2 (= mb) битов таким образом, чтобы кодовые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀ и b₁₁ из 6×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y₀, y₁, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉ y₁₀ и y₁₁ из 6×2 (= mb) битов из двух (= b) последовательных символов, как показано поз.B на фиг.80.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b₀-b₁₁ символьным битам y₀-y₁₁ так, как в вышеописанном случае поз.B на фиг.79.

Поз.C на фиг.80 иллюстрирует пример процесса перестановки настоящего способа, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/5, способ представляет собой 256QAM, и множитель b равен 1.

Когда способ представляет собой 256QAM, 8 (= m) битов кодовых битов отображаются в виде одного символа в любую одну из 256 сигнальных точек, определенных с помощью 256QAM.

Когда длина кода N составляет 16200 битов, и множитель b равен 1, память 31 (фиг.18 и 19) демультиплексора 25 имеет 8 столбцов для хранения 8×1 (= mb) битов в строчном направлении и хранит 16200/(8×1) битов в столбцовом направлении.

В демультиплексоре 25, если кодовые биты LDPC-кода записаны в столбцовом направлении памяти 31, и запись кодовых битов (одно кодовое слово) 16200 битов закончена, кодовые биты, записанные в память 31 считываются в блоке из 8×1 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b₀-b₇ из 8×1 (= mb) битов таким образом, чтобы кодовые биты b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ из 8×1 (= mb) битов, считанные из памяти 31, назначались символьным битам y₀, y₁, y₂, y₃, y₄, y₅, y₆ и y₇ из 8×1 (= mb) битов из двух (= b) последовательных символов, как показано поз.C на фиг.80.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇ символьным битам y₇, y₃, y₁, y₅, y₂, y₆, y₄ и y₀, соответственно.

Далее будет описан процесс перестановки (которая в дальнейшем называется процессом перестановки в новом способе перестановки) согласно правилу назначения.

В цифровом широковещании, используемом исключительно для портативного оконечного устройства, так как предпочтительно принять на вооружение способ модуляции, такой как 16QAM или 64QAM, имеющие маленькие сигнальные точки, новый способ перестановки будет описан по отношению к каждому из случаев, когда способ модуляции представляет собой 16QAM, и когда способ модуляции представляет собой 64QAM.

На фиг.81-83 представлены иллюстрации новых способов перестановки.

В новом способе перестановки блок 32 перестановки демультиплексора 25 выполняет перестановку кодовых битов из mb битов согласно предварительно определенному способу назначения.

Правило назначения представляет собой правило для назначения кодовых битов LDPC-кода символьным битам. В правиле назначения задан набор групп, который будет представлять собой комбинацию из группы кодовых битов из кодовых битов и группы символьных битов из символьных битов для назначения кодовых битов из группы кодовых битов и номеров битов (которые в дальнейшем называются номерами битов группы) кодовых битов и символьных битов из группы кодовых битов и группы символьных битов из набора групп.

В этом случае разность вероятностей ошибок существует в кодовых битах, и разность вероятностей ошибок существует в символьных битах, как описано выше. Группа кодовых битов представляет собой группу для группирования кодовых битов согласно вероятности ошибки, и группа символьных битов представляет собой группу для группирования символьных битов согласно вероятности ошибки.

Фиг.81 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/4, способ представляет собой 64QAM, и множитель b равен 2.

В этом случае кодовые биты из 6×2 (= mb) битов, которые считываются из памяти 31, можно сгруппировать в четырех группах кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.81.

В этом случае группа кодовых битов Gb#1 представляет собой группу, в которой ошибка вероятности кодовых битов, принадлежащих группе кодовых битов Gb#1, является большой (маленькой), когда ее suffix #1 является маленьким.

В дальнейшем, (#i+1)-ый бит из наиболее значимого бита кодовых битов из mb битов, которые считываются из памяти 31 в строчном направлении, представлен в виде бита b#i, и (#i+1)-ый бит из наиболее значимого бита символьных битов из mb битов b последовательных символов представлен в виде бита y#i.

В поз.A на фиг.81 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовый бит b2 принадлежит группе кодовых битов Gb3, и кодовые биты b3, b4, b5, b6, b7, b8, b9, b10 и b11 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 64QAM, и множитель b равен 2, символьные биты из 6×2 (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2 и Gy3 согласно разностям вероятностей ошибок, как показано поз.B на фиг.81.

В этом случае группа символьных битов Gy#1 представляет собой группу, в которой ошибка вероятности символьных битов, принадлежащих группе символьных битов Gy#1 является большой, когда ее suffix #1 является маленьким, аналогично группе кодовых битов.

В поз.B на фиг.81 символьные биты y0, y1, y6 и y7 принадлежат группе Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3.

Фиг.82 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/4, способ представляет собой 64QAM, и множитель b равен 2.

В правиле назначения на фиг.82 комбинация из группы Gb1 кодовых битов и группы символьных битов Gy3 определена в виде одного набора групп. В добавление к этому, номер бита группы из набора групп задан в одном бите.

В дальнейшем набор групп и номер бита группы называются вместе как информация о наборе групп. Например, набор групп из группы Gb1 кодовых битов и группы символьных битов Gy3 и один бит, который будет представлять собой номер бита группы из набора групп, описаны в виде информации (Gb1, Gy3, 1) о наборе групп.

В правиле назначения на фиг.82, помимо информации (Gb1, Gy3, 1) о наборе групп, задана информация (Gb2, Gy3, 1), (Gb3, Gy2, 1), (Gb4, Gy2, 3), (Gb4, Gy3, 2) и (Gb4, Gy1, 4) о наборе групп.

Например, информация (Gb1, Gy3, 1) о наборе групп означает, что один бит кодовых битов, принадлежащих группе кодовых битов Gb1, назначен одному биту из символьных битов, принадлежащих группе символьных битов Gy3.

Таким образом, в правиле назначения на фиг.82, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb2, Gy3, 1), назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy2, 3), назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy3, 2), и назначение четырех битов кодовых битов группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy1, 4) о наборе групп.

Как описано выше, группа кодовых битов представляет собой группу для группирования кодовых битов согласно вероятностям ошибок, и группа символьных битов представляет собой группу для группирования символьных битов согласно вероятностям ошибок. Таким образом, можно сказать, что правило назначения определяет комбинации вероятностей ошибок кодовых битов и вероятностей ошибок символьных битов для назначения кодовых битов.

В этой связи, определено правило назначения, которое задает комбинации вероятностей ошибок кодовых битов и вероятностей ошибок символьных битов, для назначения кодовых битов с целью повышения устойчивости к ошибке (устойчивости к шуму) путем моделирования процесса измерения BER.

Даже в том случае, когда места назначения кодовых битов определенной группы кодовых битов изменяются в битах той же самой группы символьных битов, это (в основном) не влияет на устойчивость к ошибке.

Таким образом, чтобы повысить устойчивость к ошибке, можно определить информацию о наборе группы для уменьшения BER (частоты появления ошибочных битов), то есть комбинацию (набор групп) из группы кодовых битов из кодовых битов и группы символьных битов из символьных битов для назначения кодовых битов из группы кодовых битов и номеров битов (номеров битов группы) из кодовых битов и символьных битов из группы кодовых битов и группы символьных битов из набора групп в качестве правила назначения, и можно выполнить перестановку кодовых бит таким образом, чтобы кодовые биты были выделены символьным битам согласно правилу назначения.

Однако необходимо заранее определить специфический способ назначения для назначения определенного кодового бита определенному символу согласно правилу назначения между передающим устройством 11 и приемным устройством 12 (фиг.7).

Фиг.83 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.82.

Иными словами, поз.A на фиг.83 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.82, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/4, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 1/4, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(6×2))×(6×2) битам, считываются в блоке из 6×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из 6×2 (= mb) битов таким образом, чтобы кодовые биты b0-b11 из 6×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из 6×2 (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.83, согласно правилу назначения, показанному на фиг.82.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y2, y3, y4, y5, y6, y7, y8, y9, y1 и y0, соответственно.

Поз.B на фиг.83 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.82, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/4, способ представляет собой 64QAM, и множитель b равен 2.

Согласно поз.B на фиг.83, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y2, y9, y5, y4, y0, y1, y3, y8, y7 и y6, соответственно, по отношению к кодовым битам b0-b11 из 6×2 (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.82.

В этом случае оба способа назначения для назначения кодового бита b#i символьному биту y#i, которые иллюстрированы в поз.B на фиг.83, следуют правилу назначения на фиг.82 (соблюдают правило назначения).

Фиг.84 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/3, способ представляет собой 64QAM, и множитель b равен 2.

В этом случае кодовые биты из 6×2 (= mb) битов, которые считываются из памяти 31 можно сгруппировать в четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.84.

В поз.A на фиг.84 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовые биты b2 и b3 принадлежат группе кодовых битов Gb3, и биты кода b4-b11 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 64QAM, и множитель b равен 2, символьные биты из 6×2 (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2 и Gy3 согласно разностям вероятностей ошибок, как показано поз.B на фиг.84.

В поз.B на фиг.84, как в поз.B на фиг.81, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2, и символьные биты y4, y5, y10 и у 11 принадлежат группе Gy3.

Фиг.85 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 64QAM, и множитель b равен 2.

В правиле назначения на фиг.85 задана информация (Gb1, Gy3, 1), (Gb2, Gy3, 1), (Gb3, Gy2, 2), (Gb4, Gy3, 2), (Gb4, Gy1, 4) и (Gb4, Gy2, 2) о наборе групп.

Иными словами, в правиле назначения на фиг.85, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb2, Gy3, 1), назначение двух битов из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 2) о наборе групп, назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy3, 2), назначение четырех битов кодовых битов группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy1, 4) о наборе групп, и назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy2, 2).

Фиг.86 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.85.

Иными словами, поз.A на фиг.86 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.85, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 1/3, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(6×2))×(6×2) битам, считываются в блоке из 6×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из 6×2 (= mb) битов таким образом, чтобы кодовые биты b0-b11 из 6×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из 6×2 (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.86, например, согласно правилу назначения, показанному на фиг.85.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y2, y3, y4, y5, y6, y7, y8, y9, y1 и y0, соответственно.

Поз.B на фиг.86 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.85, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/4, способ представляет собой 64QAM, и множитель b равен 2.

Согласно поз.B на фиг.86, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y3, y2, y5, y4, y7, y6, y9, y8, y0 и y1, соответственно, по отношению к кодовым битам b0-b11 из 6×2 (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.85.

Фиг.87 иллюстрирует пример перестановки кодовых битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 2/5, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(6×2))×(6×2) битам, считываются в блоке из 6×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из 6×2 (= mb) битов таким образом, чтобы кодовые биты b0-b11 из 6×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из 6×2 (= mb) битов из 2 (= b) символов, как иллюстрировано на фиг.87.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀ и b₁₁ символьным битам y₁₁, y₇, y₃, y₁₀, y₆, y₂, y₉, y₅, y₁ y₈, y₄ и y₀, соответственно.

В этом случае перестановка, показанная на фиг.87, совпадает с перестановкой, заданный в DVB-T.2, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, и способ представляет собой 64QAM.

Таким образом, когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 2/5, и способ представляет собой 64QAM, в блоке 32 перестановки выполняется та же самая перестановка как и перестановка, заданная в DVB-T.2.

Фиг.88 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/2, способ представляет собой 64QAM, и множитель b равен 2.

В этом случае кодовые биты из 6×2 (= mb) битов, которые считываются из памяти 31 можно сгруппировать в пять групп кодовых битов Gb1, Gb2, Gb3, Gb4 и Gb5 согласно разностям вероятностей ошибок, как показано поз.A на фиг.88.

В поз.A на фиг.88 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовые биты b2-b4 принадлежат группе кодовых битов Gb3, кодовый бит Ь5 принадлежит группе Gb4 кодовых битов, и кодовые биты b6-b11 принадлежат группе Gb5 кодовых битов.

Когда способ представляет собой 64QAM, и множитель b равен 2, символьные биты из 6×2 (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2 и Gy3 согласно разностям вероятностей ошибок, как показано поз.B на фиг.88.

В поз.B на фиг.88, как и в поз.B на фиг.81, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3.

Фиг.89 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/2, способ представляет собой 64QAM, и множитель b равен 2.

В правиле назначения на фиг.89 задана информация (Gb1, Gy3, 1), (Gb2, Gy3, 1), (Gb3, Gy2, 2), (Gb3, Gy3, 1), (Gb4, Gy3, 1), (Gb5, Gy1, 4) и (Gb5, Gy2, 2) о наборе групп.

Иными словами, в правиле назначения на фиг.89, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy3, 1) о наборе групп, назначение двух битов из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 2) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy3, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy3, 1) о наборе групп, назначение четырех битов кодовых битов группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb5, Gy1, 4) о наборе групп, и назначение двух битов из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb5, Gy2, 2) о наборе групп.

Фиг.90 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.89.

Иными словами, поз.A на фиг.90 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.89, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/2, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 1/2, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(6×2))×(6×2) битам, считываются в блоке из 6×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из 6×2 (= mb) битов таким образом, чтобы кодовые биты b0-b11 из 6×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из 6×2 (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.90, например, согласно правилу назначения, показанному на фиг.89.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y2, y4, y3, y5, y6, y7, y9, y8, y1 и y0, соответственно.

Поз.B на фиг.90 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.89, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/2, способ представляет собой 64QAM, и множитель b равен 2.

Согласно поз.B на фиг.90, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y2, y4, y3, y5, y7, y6, y8, y9, y0 и y1, соответственно, по отношению к кодовым битам b0-b11 из 6×2 (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.89.

Фиг.91 иллюстрирует пример перестановки кодовых битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/5, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 3/5, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(6×2))×(6×2) битам, считываются в блоке из 6×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из 6×2 (= mb) битов таким образом, чтобы кодовые биты b0-b11 из 6×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из 6×2 (= mb) битов из 2 (= b) символов, как иллюстрировано на фиг.91.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y7, y3, y10, y6, y2, y9, y5, y1, y8, y4 и y0, соответственно.

В этом случае перестановка, показанная на фиг.91, совпадает с перестановкой, заданной в DVB-T.2, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/5, и способ представляет собой 64QAM.

Таким образом, когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 3/5, и способ представляет собой 64QAM, в блоке 32 перестановки выполняется та же самая перестановка, как и перестановка, заданная в DVB-T.2.

Фиг.92 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/3, способ представляет собой 64QAM, и множитель b равен 2.

В этом случае кодовые биты из 6×2 (= mb) битов, которые считываются из памяти 31 можно сгруппировать в три группы кодовых битов Gb1, Gb2 и Gb3 согласно разностям вероятностей ошибок, как показано поз.A на фиг.92.

В поз.A на фиг.92 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовые биты b1-b7 принадлежат группе Gb2 кодовых битов, и кодовые биты b8-b11 принадлежат группе кодовых битов Gb3.

Когда способ представляет собой 64QAM, и множитель b равен 2, символьные биты из 6×2 (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2 и Gy3 согласно разностям вероятностей ошибок, как показано поз.B на фиг.92.

В поз.B на фиг.92, как и в поз.B на фиг.81, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3.

Фиг.93 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/3, способ представляет собой 64QAM, и множитель b равен 2.

В правиле назначения на фиг.93 задана информация (Gb1, Gy3, 1), (Gb2, Gy3, 3), (Gb2, Gy2, 2), (Gb2, Gy1, 2), (Gb3, Gy2, 2) и (Gb3, Gy1, 2) о наборе групп.

Иными словами, в правиле назначения на фиг.93, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb2, Gy3, 3), назначение двух битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 2) о наборе групп, назначение двух битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 2) о наборе групп, назначение двух битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 2) о наборе групп, назначение двух битов из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 2) о наборе групп, и назначение двух битов из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb3, Gy1, 2).

Фиг.94 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.93.

Иными словами, поз.A на фиг.94 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.93, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/3, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 2/3, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((6×2)))×(6×2) битам, считываются в блоке из (6×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из (6×2) (= mb) битов таким образом, чтобы кодовые биты b0-b11 из (6×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из (6×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.94, например, согласно правилу назначения, показанному на фиг.93.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y1l, y10, y2, y4, y3, y5, y6, y7, y9, y8, y1 и y0, соответственно.

Поз.B на фиг.94 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.93, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/3, способ представляет собой 64QAM, и множитель b равен 2.

Согласно поз.B на фиг.94, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y1l, y10, y3, y4, y2, y5, y7, y6, y8, y9, y0 и y1, соответственно, по отношению к кодовым битам b0-b11 из (6×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.93.

Фиг.95 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 3/4, способ представляет собой 64QAM, и множитель b равен 2.

В этом случае кодовые биты из (6×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.95.

В поз.A на фиг.95 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовые биты b1-b7 принадлежат группе Gb2 кодовых битов, кодовые биты b8-b11 принадлежат группе кодовых битов Gb3, и кодовые биты b9-b11 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 64QAM, и множитель b равен 2, символьные биты из (6×2) (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2 и Gy3 согласно разностям вероятностей ошибок, как показано поз.B на фиг.95.

В поз.B на фиг.95, как и в поз.B на фиг.81, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3.

Фиг.96 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/4, способ представляет собой 64QAM, и множитель b равен 2.

В правиле назначения на фиг.96 задана информация (Gb1, Gy3, 1), (Gb2, Gy3, 3), (Gb2, Gy2, 2), (Gb2, Gy1, 2), (Gb3, Gy2, 1), (Gb4, Gy2, 1) и (Gb4, Gy1, 2) о наборе групп.

Иными словами, в правиле назначения на фиг.96, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb2, Gy3, 3), назначение двух битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 2) о наборе групп, назначение двух битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 2) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy2, 1), и назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy1, 2).

Фиг.97 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.96.

Иными словами, поз.A на фиг.97 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.96, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/4, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 3/4, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((6×2)))×((6×2)) битам, считываются в блоке из (6×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из (6×2) (= mb) битов таким образом, чтобы кодовые биты b0-b11 из (6×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из (6×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.97, например, согласно правилу назначения, показанному на фиг.96.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y2, y4, y3, y5, y6, y7, y9, y8, y1 и y0, соответственно.

Поз.B на фиг.97 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.96, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/4, способ представляет собой 64QAM, и множитель b равен 2.

Согласно поз.B на фиг.97, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y3, y5, y2, y4, y7, y6, y9, y8, y0 и y1, соответственно, по отношению к кодовым битам b0-b11 из (6×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.96.

Фиг.98 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 4/5, способ представляет собой 64QAM, и множитель b равен 2.

В этом случае кодовые биты из (6×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в три группы кодовых битов Gb1, Gb2 и Gb3 согласно разностям вероятностей ошибок, как показано поз.A на фиг.985.

В поз.A на фиг.98 кодовые биты b0-b8 принадлежат группе кодовых битов Gb1, кодовый бит b9 принадлежит группе Gb2 кодовых битов, и кодовые биты b10 и b11 принадлежат группе кодовых битов Gb3.

Когда способ представляет собой 64QAM, и множитель b равен 2, символьные биты из (6×2) (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2 и Gy3 согласно разностям вероятностей ошибок, как показано поз.B на фиг.98.

В поз.B на фиг.98, как и в поз.B на фиг.81, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3.

Фиг.99 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 4/5, способ представляет собой 64QAM, и множитель b равен 2.

В правиле назначения на фиг.99 задана информация (Gb1, Gy3, 4), (Gb1, Gy2, 3), (Gb1, Gy1, 2), (Gb2, Gy2, 1) и (Gb3, Gy1, 2) о наборе групп.

Иными словами, в правиле назначения на фиг.99, назначение четырех битов кодовых битов группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb1, Gy3, 4), назначение трех битов из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, трем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb1, Gy2, 3), назначение двух битов из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy1, 2) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 1) о наборе групп, и назначение двух битов из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb3, Gy1, 2).

Фиг.100 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.99.

Иными словами, поз.A на фиг.100 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.99, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 4/5, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 4/5, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((6×2)))×((6×2)) битам, считываются в блоке из (6×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из (6×2) (= mb) битов таким образом, чтобы кодовые биты b0-b11 из (6×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y1l из (6×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.100, например, согласно правилу назначения, показанному на фиг.99.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y1l, y10, y2, y4, y3, y5, y6, y7, y9, y8, y1 и y0, соответственно.

Поз.B на фиг.100 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.99, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 4/5, способ представляет собой 64QAM, и множитель b равен 2.

Согласно поз.B на фиг.100, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y10, y11, y3, y5, y2, y4, y7, y6, y9, y8, y0 и y1, соответственно, по отношению к кодовым битам b0-b11 из (6×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.99.

Фиг.101 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 5/6, способ представляет собой 64QAM, и множитель b равен 2.

В этом случае кодовые биты из (6×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.101.

В поз.A на фиг.101 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовые биты b1-b8 принадлежат группе Gb2 кодовых битов, кодовый бит b9 принадлежит группе кодовых битов Gb3, и кодовые биты b10 и b11 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 64QAM, и множитель b равен 2, символьные биты из (6×2) (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2 и Gy3 согласно разностям вероятностей ошибок, как показано поз.B на фиг.101.

В поз.B на фиг.101, как и в поз.B на фиг.81, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2, и символьные биты y4, y5, у 10 и у 11 принадлежат группе Gy3.

Фиг.102 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 5/6, способ представляет собой 64QAM, и множитель b равен 2.

В правиле назначения на фиг.102 задана информация (Gb1, Gy3, 1), (Gb2, Gy3, 3), (Gb2, Gy2, 3), (Gb2, Gy1, 2), (Gb3, Gy2, 1) и (Gb4, Gy2, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.102, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb2, Gy3, 3), назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 3) о наборе групп, назначение двух битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 2) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 1) о наборе групп, и назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy1, 2).

Фиг.103 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.102.

Иными словами, поз.A на фиг.103 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.102, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 5/6, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 5/6, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((6×2)))×((6×2)) битам, считываются в блоке из (6×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из (6×2) (= mb) битов таким образом, чтобы кодовые биты b0-b11 из (6×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из (6×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.103, например, согласно правилу назначения, показанному на фиг.102.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y2, y4, y3, y5, y6, y7, y9, y8, y1 и y0, соответственно.

Поз.B на фиг.103 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.102, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 5/6, способ представляет собой 64QAM, и множитель b равен 2.

Согласно поз.B на фиг.103, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y3, y5, y2, y4, y7, y6, y9, y8, y0 и y1, соответственно, по отношению к кодовым битам b0-b11 из (6×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.102.

Фиг.104 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/9, способ представляет собой 64QAM, и множитель b равен 2.

В этом случае кодовые биты из (6×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в пять групп кодовых битов Gb1, Gb2, Gb3, Gb4 и Gb5 согласно разностям вероятностей ошибок, как показано поз.A на фиг.104.

В поз.A на фиг.104 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовые биты b2-b9 принадлежат группе кодовых битов Gb3, кодовый бит b10 принадлежит группе Gb4 кодовых битов, и кодовый бит b11 принадлежит группе Gb5 кодовых битов.

Когда способ представляет собой 64QAM, и множитель b равен 2, символьные биты из (6×2) (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2 и Gy3 согласно разностям вероятностей ошибок, как показано поз.B на фиг.104.

В поз.B на фиг.104, как и в поз.B на фиг.81, символьные биты y0, y1, y6 и y7 принадлежат группе Gy1, символьные биты y2, y3, y8 и y9 принадлежат группе Gy2, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3.

Фиг.105 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 8/9, способ представляет собой 64QAM, и множитель b равен 2.

В правиле назначения на фиг.105 задана информация (Gb1, Gy3, 1), (Gb2, Gy3, 1), (Gb3, Gy2, 4), (Gb3, Gy3, 2), (Gb3, Gy1, 2), (Gb4, Gy1, 1) и (Gb5, Gy1, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.105, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb2, Gy3, 1), назначение четырех битов кодовых битов группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb3, Gy2, 4), назначение двух битов из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки двум битам символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb3, Gy3, 2), назначение двух битов из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb3, Gy1, 2), назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy1, 1), и назначение одного бита из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb5, Gy1, 1).

Фиг.106 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.105.

Иными словами, поз.A на фиг.106 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.105, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 8/9, способ представляет собой 64QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 8/9, способ представляет собой 64QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((6×2)))×((6×2)) битам, считываются в блоке из (6×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b11 из (6×2) (= mb) битов таким образом, чтобы кодовые биты b0-b11 из (6×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y11 из (6×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.106, например, согласно правилу назначения, показанному на фиг.105.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y2, y4, y3, y5, y6, y7, y9, y8, y1 и y0, соответственно.

Поз.B на фиг.106 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.105, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 8/9, способ представляет собой 64QAM, и множитель b равен 2.

Согласно поз.B на фиг.106, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 символьным битам y11, y10, y3, y5, y2, y4, y7, y6, y8, y9, y1 и y0, соответственно, по отношению к кодовым битам b0-b11 из (6×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.105.

Фиг.107 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/4, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из 4×2 (= mb) битов, которые считываются из памяти 31 можно сгруппировать в три группы кодовых битов Gb1, Gb2 и Gb3 согласно разностям вероятностей ошибок, как показано поз.A на фиг.107.

В поз.A на фиг.107 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит Ы принадлежит группе Gb2 кодовых битов, и кодовые биты b2-b7 принадлежат группе кодовых битов Gb3.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из 4×2 (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.107.

В поз.B на фиг.107 символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.108 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/4, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.108 задана информация (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 2) и (Gb3, Gy1, 4) о наборе групп.

Иными словами, в правиле назначения на фиг.108, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 1) о наборе групп, назначение двух битов из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 2) о наборе групп, и назначение четырех битов кодовых битов группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 4) о наборе групп.

Фиг.109 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.108.

Иными словами, поз.A на фиг.109 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.108, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/4, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 1/4, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(4×2))×(4×2) битам, считываются в блоке из 4×2 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из 4×2 (= mb) битов таким образом, чтобы кодовые биты b0-b7 из 4×2 (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из 4×2 (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.109, например, согласно правилу назначения, показанному на фиг.108.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y5, y4, y3, y1 и y0, соответственно.

Поз.B на фиг.109 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.108, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/4, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.109, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y3, y4, y5, y2, y0 и y1, соответственно, по отношению к кодовым битам b0-b7 из 4×2 (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.108.

Фиг.110 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из 4×2 (= mb) битов, которые считываются из памяти 31 можно сгруппировать в четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.110.

В поз.A на фиг.110 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовый бит b2 принадлежит группе кодовых битов Gb3, и кодовые биты b3-b7 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из 4×2 (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.110.

В поз.B на фиг.110, как и в поз.B на фиг.107, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.111 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.111 задана информация (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 1), (Gb4, Gy1, 4) и (Gb4, Gy2, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.111, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 1) о наборе групп, назначение четырех битов кодовых битов группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy1, 4) о наборе групп, и назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy2, 1).

Фиг.112 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.111.

Иными словами, поз.A на фиг.112 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.111, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(4×2))×(4×2) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.112, например, согласно правилу назначения, показанному на фиг.111.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y5, y4, y3, y1 и y0, соответственно.

Поз.B на фиг.112 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.111, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.112, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y4, y5, y3, y0 и y1, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31 согласно правилу назначения, показанному на фиг.111.

Фиг.113 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в пять групп кодовых битов Gb1, Gb2, Gb3, Gb4 и Gb5 согласно разностям вероятностей ошибок, как показано поз.A на фиг.113.

В поз.A на фиг.113 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовый бит b2 принадлежит группе кодовых битов Gb3, кодовый бит ЬЗ принадлежит группе Gb4 кодовых битов, и кодовые биты b4-b7 принадлежат группе Gb5 кодовых битов.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.113.

В поз.B на фиг.113, как и в поз.B на фиг.107, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.114 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.114 задана информация (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb3, Gy1, 1), (Gb4, Gy2, 1), (Gb5, Gy1, 3) и (Gb5, Gy2, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.114, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy2, 1), назначение трех битов из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb5, Gy1, 3), и назначение одного бита из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb5, Gy2, 1).

Фиг.115 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.114.

Иными словами, поз.A на фиг.115 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.114, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.115, например, согласно правилу назначения, показанному на фиг.114.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y4, y3, y5, y2, y1 и y0, соответственно.

Поз.B на фиг.115 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.114, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.115, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y4, y3, y0, y2, y5 и y1, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.114.

Фиг.116 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/2, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.116.

В поз.A на фиг.116 кодовый бит B0 принадлежит группе кодовых битов Gb1, кодовые биты b1 и b2 принадлежат группе Gb2 кодовых битов, кодовый бит b3 принадлежит группе кодовых битов Gb3, и кодовые биты b4-b7 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.116.

В поз.B на фиг.116, как и в поз.B на фиг.107, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.117 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/2, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.117 задана информация (Gb1, Gy2, 1), (Gb2, Gy2, 2), (Gb3, Gy2, 1) и (Gb4, Gy1, 4) о наборе групп.

Иными словами, в правиле назначения на фиг.117, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение двух битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 2) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 1) о наборе групп, и назначение четырех битов кодовых битов группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy1, 4) о наборе групп.

Фиг.118 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.117.

Иными словами, поз.A на фиг.118 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.117, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/2, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 1/2, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.118, например, согласно правилу назначения, показанному на фиг.117.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y3, y5, y4, y1 и y0, соответственно.

Поз.B на фиг.118 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.117, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/2, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.118, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y3, y4, y5, y0 и y1, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.117.

Фиг.119 иллюстрирует пример перестановки кодовых битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/5, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 3/5, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как иллюстрировано на фиг.119.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y7, y3, y1, y5, y2, y6, y4 и y0, соответственно.

В этом случае перестановки на фиг.119 совпадает с перестановкой, заданной в DVB-T.2, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/5 и способ представляет собой 16QAM.

Таким образом, когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 3/5, и способ представляет собой 16QAM, в блоке 32 перестановки выполняется та же самая перестановка, как и перестановка, заданная в DVB-T.2.

Фиг.120 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/3, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.120.

В поз.A на фиг.120 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовые биты b1-b4 принадлежат группе Gb2 кодовых битов, кодовые биты b5 принадлежит группе кодовых битов Gb3, и кодовые биты b5 и b7 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.120.

В поз.B на фиг.120, как и в поз.B на фиг.107, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.121 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/3, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.121 задана информация (Gb1, Gy2, 1), (Gb2, Gy2, 3), (Gb2, Gy1, 1), (Gb3, Gy1, 1) и (Gb4, Gy1, 2) о наборе групп.

Иными словами, в правиле назначения на фиг.121, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 3) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 1) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 1) о наборе групп, и назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy1, 2).

Фиг.122 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.121.

Иными словами, поз.A на фиг.122 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.111, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/3, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 2/3, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.122, например, согласно правилу назначения, показанному на фиг.121.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y3, y5, y4, y1 и y0, соответственно.

Поз.B на фиг.122 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.121, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/3, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.122, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y3, y7, y2, y5, y4, y0 и y1, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.121.

Фиг.123 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 3/4, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.123.

В поз.A на фиг.123 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовые биты b1-b4 принадлежат группе Gb2 кодовых битов, кодовый бит b5 принадлежит группе кодовых битов Gb3, и кодовые биты b2 и y7 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.123.

В поз.B на фиг.123, как и в поз.B на фиг.107, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.124 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/4, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.124 задана информация (Gb1, Gy2, 1), (Gb2, Gy2, 3), (Gb2, Gy1, 1), (Gb3, Gy1, 1) и (Gb4, Gy1, 2) о наборе групп.

Иными словами, в правиле назначения на фиг.124, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 3) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 1) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 1) о наборе групп, и назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy1, 2).

Фиг.125 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.124.

Иными словами, поз.A на фиг.125 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.124, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/4, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 3/4, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.125, например, согласно правилу назначения, показанному на фиг.124.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y3, y5, y4, y1 и y0, соответственно.

Поз.B на фиг.125 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.124, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 3/4, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.125, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y3, y7, y2, y5, y4, y0 и y1, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.124.

Фиг.126 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 4/5, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в три группы кодовых битов Gb1, Gb2 и Gb3 согласно разностям вероятностей ошибок, как показано поз.A на фиг.126.

В поз.A на фиг.126 кодовые биты b0-b5 принадлежат группе кодовых битов Gb1, кодовый бит Ь6 принадлежит группе Gb2 кодовых битов, и кодовый бит b7 принадлежит группе кодовых битов Gb3.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.116.

В поз.B на фиг.126, как и в поз.B на фиг.107, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.127 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 4/5, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.127 задана информация (Gb1, Gy2, 4), (Gb1, Gy1, 2), (Gb2, Gy1, 1) и (Gb3, Gy1, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.127, назначение четырех битов кодовых битов группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, четырем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 4) о наборе групп, назначение двух битов из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy1, 2) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 1) о наборе групп, и назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 1) о наборе групп.

Фиг.128 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.127.

Иными словами, поз.A на фиг.128 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.127, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 4/5, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 4/5, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.128, например, согласно правилу назначения, показанному на фиг.127.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y3, y5, y4, y1 и y0, соответственно.

Поз.B на фиг.128 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.127, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 4/5, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.128, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y2, y3, y6, y7, y4, y5, y1 и y0, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.117.

Фиг.129 иллюстрирует группу кодовых битов и группу символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 5/6, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.129.

В поз.A на фиг.129 кодовый бит B0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b5 принадлежат группе Gb2 кодовых битов, кодовый бит b6 принадлежит группе кодовых битов Gb3, и кодовый бит b7 принадлежит группе Gb4 кодовых битов.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.129.

В поз.B на фиг.129, как и в поз.B на фиг.107, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.130 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 5/6, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.130 задана информация (Gb1, Gy2, 1), (Gb2, Gy2, 3), (Gb2, Gy1, 2), (Gb3, Gy1, 1) и (Gb4, Gy1, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.130, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 3) о наборе групп, назначение двух битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 2) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 1) о наборе групп, и назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy1, 1).

Фиг.131 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.130.

Иными словами, поз.A на фиг.131 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.130, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 5/6, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 5/6, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×(4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.131, например, согласно правилу назначения, показанному на фиг.130.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y3, y5, y4, y1 и y0, соответственно.

Поз.B на фиг.131 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.130, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 5/6, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.131, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y2, y3, y7, y4, y5, y1 и y0, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.130.

Фиг.132 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/9, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в три группы кодовых битов Gb1, Gb2 и Gb3 согласно разностям вероятностей ошибок, как показано поз.A на фиг.132.

В поз.A на фиг.132 кодовый бит B0 принадлежит группе кодовых битов Gb1, кодовые биты b1-b6 принадлежат группе Gb2 кодовых битов, и кодовый бит b7 принадлежит - группы кодовых битов Gb3.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.132.

В поз.B на фиг.132, как и в поз.B на фиг.107, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.133 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 8/9, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.133 задана информация (Gb1, Gy2, 1), (Gb2, Gy2, 3), (Gb2, Gy1, 3) и (Gb3, Gy1, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.133, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 3) о наборе групп, назначение трех битов из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 3) о наборе групп, и назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 1) о наборе групп.

Фиг.134 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.133.

Иными словами, поз.A на фиг.134 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.133, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 8/9, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 8/9, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.134, например, согласно правилу назначения, показанному на фиг.133.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y7, y2, y3, y5, y4, y1 и y0, соответственно.

Поз.B на фиг.134 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.133, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 8/9, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.134, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y2, y3, y7, y4, y1, y5 и y0, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.133.

Фиг.135, 136, 137, 138, 139, 140, 141, 142, 143, 144, 145, 146, 147, 148, 149, 150 и 151 иллюстрируют результаты моделирования BER (частоты появления ошибочных битов) в случае, в котором процесс перестановки согласно новому способу перестановки выполняется и в случае, в котором выполняется процесс перестановки настоящего способа.

Иными словами, фиг.135-142 иллюстрируют BER, когда заданы LDPC-коды, имеющие кодовую длину N 16200, и скорость кодирования, равную 1/4, 1/3, 1/2, 2/3, 3/4, 4/5, 5/6 и 8/9, и 64QAM принята в качестве способа модуляции.

Фиг.143-151 иллюстрируют BER, когда заданы LDPC-коды, имеющие кодовую длину N 16200, и скорость кодирования, равную 1/4, 1/3, 2/5, 1/2, 2/3, 3/4, 4/5, 5/6 и 8/9, и 16QAM принята в качестве способа модуляции.

На фиг.135-151 множитель b равен 2.

На фиг.135-151, поперечная ось представляет собой E_s/N₀ (отношение мощности сигнала к мощности шума для каждого символа), и продольная ось представляет собой BER. Кроме того, значком кружок (O) обозначена BER в случае, когда выполняется процесс перестановки согласно новому способу перестановки, и звездочкой обозначена BER в случае, когда выполняется процесс перестановки настоящего способа.

В этом случае, данный способ представляет собой способ перестановки, который задан в DVB-T.2.

Согласно процессу перестановки нового способа перестановки, который показан на фиг.135-151, по сравнению с процессом перестановки настоящего способа, BER повышается в целом или на E_s/N₀ или более от определенного уровня. Таким образом, можно узнать, что повышается устойчивость к ошибке.

В этом случае, так как способ перестановки кодовых битов LDPC-кодов в процессе перестановки, выполняемом с помощью блока 32 перестановки, то есть картина назначения (которая в дальнейшем называется картиной назначения битов) кодовых битов LDPC-кода и символьных битов, представляющих символ, картину назначения битов, которая используется исключительно для каждого LDPC-кода, можно принять за основу по отношению к каждому из LDPC-кодов, имеющих различные скорости кодирования.

Однако, если принята картина назначения битов, которая используется исключительно для LDPC-кода, по отношению к каждому из LDPC-кодов, имеющих различные скорости кодирования, необходимо установить число картин назначения битов в передающем устройстве 11, и необходимо изменить (переключить) картины назначения битов для каждого из LDPC-кодов, в которых отличаются виды скоростей кодирования.

Между тем согласно процессу перестановки, описанному на фиг.81-134, можно уменьшить число картин назначения битов, которые устанавливаются в передающем устройстве 11.

Иными словами, когда длина кода N составляет 16200 битов, и способ представляет собой 64QAM, картина назначения битов для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11, иллюстрированных на фиг.83 и 86, символьным битам y11, y10, y2, y3, y4, y5, y6, y7, y8, y9, y1 и y0, соответственно, принимается по отношению к LDPC-кодам, имеющим скорость кодирования, равную 1/4 и 1/3, картина назначения битов для назначения кодовых битов b0-b11, иллюстрированных на фиг.90, 94, 97, 100 и 103, и фиг.106, символьным битам y11, y10, y2, y4, y3, y5, y6, y7, y9, y8, y1 и y0, соответственно, принимается по отношению к LDPC-кодам, имеющим скорость кодирования, равную 1/2, 2/3, 3/4, 4/5, 5/6 и 8/9, и картина назначения битов для назначения кодовых битов b0-b11, иллюстрированных на фиг.87 и 91, символьным битам y11, y7, y3, y10, y6, y2, y9, y5, y1, y8, y4 и y0, соответственно, принимается по отношению к LDPC-кодам, имеющим скорость кодирования, равную 2/5 и 3/5, и картины назначения битов из трех картин устанавливаются в передающем устройстве 11.

Когда длина кода N составляет 16200 битов, и способ представляет собой 16QAM, картина назначения битов для назначения кодовых битов b0-b7, иллюстрированных на фиг.109 и 112, символьным битам y6, y7, y2, y5, y4, y3, y1 и y0, соответственно, принимается по отношению к LDPC-кодам, имеющим скорость кодирования, равную 1/4 и 1/3, картина назначения битов для назначения кодовых битов b0-b7, иллюстрированных в поз.A на фиг.115, символьным битам y6, y7, y4, y3, y5, y2, y1 и y0, соответственно, принимается по отношению к LDPC-кодам, имеющим скорость кодирования, равную 2/5, картина назначения битов для назначения кодовых битов b0-b7, иллюстрированных на фиг.118, 122, 125, 128, 131 и 134, символьным битам y6, y7, y2, y3, y5, y4, y1 и y0, соответственно, принимается по отношению к LDPC-кодам, имеющим скорость кодирования, равную 1/2, 2/3, 3/4, 4/5, 5/6 и 8/9, и картина назначения битов для назначения кодовых битов b0-b7, иллюстрированных на фиг.119, символьным битам y7, y3, y1, y5, y2, y6, y4 и y0, соответственно, принимается по отношению к LDPC-кодам, имеющим скорость кодирования, равную 3/5, и картины назначения битов из четырех картин устанавливаются в передающем устройстве 11.

В этом варианте осуществления, ради удобства объяснения, в демультиплексоре 25 блок 32 перестановки выполняет процесс перестановки по отношению к кодовым битам, считанным из памяти 31. Однако процесс перестановки можно выполнить с помощью записи или считывания кодовых битов по отношению к память 31.

Иными словами, процесс перестановки можно выполнить путем управления адресами (считывания адресов) для считывания кодовых битов таким образом, чтобы считывание кодовых битов из памяти 31 выполнялось в порядке кодовых битов после перестановки.

На фиг.152 изображена блок-схема, иллюстрирующая пример конфигурации приемного устройства 12, показанного на фиг.7.

Операционный блок 151 OFDM принимает OFDM-сигнал из передающего устройства 11 (фиг.7) и выполняет процесс обработки сигнала по отношению к OFDM-сигналу. Данные (символ), которые получаются в процессе обработки сигнала с помощью операционного блока 151 OFDM, подаются в блок 152 управления кадрами.

Блок 152 управления кадрами выполняет обработку (интерпретация кадра) кадра, сконфигурированного с помощью символа, поданного из операционного блока 151 OFDM, и подает символ полученных в результате целевых данных и символ сигнализации в частотные деперемежители 161 и 153.

Частотный деперемежитель 153 выполняет частотное деперемежение для каждого символа по отношению к символу, поданному из блока 152 управления кадрами, и подает символ в QAM-декодер 154.

QAM-декодер 154 выполняет операцию, обратную отображению (декодирование размещения сигнальной точки), над символом (символом, размещенным в сигнальной точке), поданным из частотного деперемежителя 153, выполняет ортогональную демодуляцию и подает полученные в результате данные (LDPC-код) в LDPC-декодер 155.

LDPC-декодер 155 выполняет LDPC-декодирование LDPC-кода, подаваемого из QAM-декодера 154, и подает полученные в результате целевые данные LDPC (в этом случае BCH-код) в BCH-декодер 156.

BCH-декодер 156 выполняет BCH-декодирование целевых данных LDPC, поданных из LDPC-декодера 155, и выводит полученную в результате сигнализацию.

Между тем, частотный деперемежитель 161 выполняет частотное деперемежение для каждого символа по отношению к символу, поданному из блока 152 управления кадрами, и подает символ в MISO/MIMO-декодер 162.

MISO/MIMO-декодер 162 выполняет пространственно-временное декодирование из данных (символа), поданных из частотного деперемежителя 161, и подает данные во временной деперемежитель 163.

Временной деперемежитель 163 выполняет временное деперемежение для каждого символа по отношению к данным (символу), поданным из MISO/MIMO-декодер 162, и подает данные в QAM-декодер 164.

QAM-декодер 164 выполняет операцию, обратную отображению (декодирование размещения сигнальной точки), над символом (символом, размещенным в сигнальной точке), поданным из временного деперемежителя 163, выполняет ортогональную демодуляцию и подает полученные в результате данные (символ) в битовый деперемежитель 165.

Битовый деперемежитель 165 выполняет деперемежение битов данных (символа), поданных из QAM-декодера 164, и подает полученный в результате LDPC-код в LDPC-декодер 166.

LDPC-декодер 166 выполняет LDPC-декодирование LDPC-кода, подаваемого из битового деперемежителя 165, и подает полученные в результате целевые данные LDPC (в этом случае BCH-код) в BCH-декодер 167.

BCH-декодер 167 выполняет BCH-декодирование целевых данных LDPC, поданных из LDPC-декодера 155, и подает полученные в результате данные в BB-дескремблер 168.

Дескремблер 168 выполняет процесс обратного рассеяния энергии по отношению к данным, поданным из BCH-декодера 167, и подает полученные в результате данные в блок 169 удаления нулей.

Блок 169 удаления нулей удаляет нуль, вставленный с помощью устройства 112 набивки, показанного на фиг.8, из данных, поданных из BB-дескремблера 168, и подает данных в демультиплексор 170.

Демультиплексор 170 разделяет по отдельности один или более потоков (целевых данных), мультипексированных с помощью данных, поданных из блока 169 удаления нулей, и выводит потоки в качестве выходных потоков.

На фиг.153 изображена блок-схема, иллюстрирующая пример конфигурации битового деперемежителя 165, показанного на фиг.152.

Битовый деперемежитель 165 включает в себя мультиплексор (MUX) 54 и деперемежитель 55 с закручиванием столбцов и выполняет (битовое) деперемежение символьных битов символа, поданного из QAM-декодера 164 (фиг.152).

Иными словами, мультиплексор 54 выполняет обратный процесс перестановки (процесс, обратный процессу перестановки), соответствующий процессу перестановки, выполняемого с помощью демультиплексора 25, показанного на фиг.9, то есть обратный процесс перестановки для возврата позиций кодовых битов (символьных битов) LDPC-кодов, переставленных с помощью процесса перестановки в первоначальные позиции по отношению к символьным битам символа, поданного из QAM-декодера 164, и подает полученный в результате LDPC-код в деперемежитель 55 с закручиванием столбцов.

Деперемежитель 55 с закручиванием столбцов выполняет деперемежение с закручиванием столбцов (процесс, обратный перемежению с закручиванием столбцов), соответствующее перемежению с закручиванием столбцов, как и в случае процесса перегруппировки, выполняемого перемежителем 24 с закручиванием столбцов, показанным на фиг.9, то есть деперемежение с закручиванием столбцов в качестве процесса, обратному процессу перегруппировки, для возврата кодовых битов LDPC-кодов, размещение которых изменяется с помощью перемежения с закручиванием столбцов в качестве процесса перегруппировки, в первоначальное размещение по отношению к LDPC-коду, подаваемому из мультиплексора 54.

В частности, деперемежитель 55 с закручиванием столбцов записывает кодовые биты LDPC-кода в память для деперемежения, имеющую ту же самую конфигурацию, как и память 31, иллюстрированная на фиг.24, считывает кодовые биты и выполняет деперемежение с закручиванием столбцов.

Однако в деперемежителе 55 с закручиванием столбцов запись кодовых битов выполняется в строчном направлении памяти для деперемежения с использованием считанных адресов, когда кодовые биты считываются из памяти 31 в качестве записанных адресов. Кроме того, считывание кодовых битов выполняется в столбцовом направлении памяти для деперемежения с использованием записанных адресов, когда кодовые биты записываются в память 31 в качестве считанных адресов.

LDPC-код, который получается в результате деперемежения с закручиванием столбцов, подается из деперемежителя 55 с закручиванием столбцов в LDPC-декодер 166.

В этом случае в LDPC-код, который подается из QAM-декодера 164 в битовый деперемежитель 165, перемежение четности, перемежение с закручиванием столбцов и процесс перестановки выполняются последовательно. Однако в битовом деперемежителе 165 выполняются только процесс, обратный процессу перестановки, соответствующий процессу перестановки, и деперемежение с закручиванием столбцов, соответствующее перемежению с закручиванием столбцов. Поэтому не выполняется деперемежение четности (процесс, обратный процессу перемежения четности), соответствующее перемежению четности, то есть деперемежение четности для возврата кодовых битов LDPC-кода, размещение которых изменяется с помощью перемежения четности, в первоначальное размещение.

Таким образом, LDPC-код, в котором выполняются обратный процесс перестановки и деперемежение с закручиванием столбцов, и деперемежение четности не выполняется, подается из (деперемежителя 55 с закручиванием столбцов) битового деперемежителя 165 в LDPC-декодер 166.

LDPC-декодер 166 выполняет LDPC-декодирование LDPC-кода, который подается из битового деперемежителя 165, с использованием преобразованной матрицы контроля четности, полученной в результате выполнения по меньшей мере замещения столбца, соответствующего перемежению четности по отношению к матрице Н контроля четности, используемой LDPC-кодером 115 (фиг.8) для выполнения LDPC-кодирования, и выводит полученные в результате данные в виде результата декодирования целевых данных LDPC.

На фиг.154 изображена схема последовательности операций, иллюстрирующая процесс, который выполняется QAM-декодером 164, битовым деперемежителем 165 и LDPC-декодером 166 на фиг.153.

На этапе S111 QAM-декодер 164 выполняет операцию, обратную отображению, над символом (символом, отображенным в сигнальную точку), поданным из временного деперемежителя 163, выполняет ортогональную демодуляцию и подает символ в битовый деперемежитель 165, и процесс переходит на этап S112.

На этапе S112 битовый деперемежитель 165 выполняет деперемежение (битовое деперемежение) символьных битов символа, поданного из QAM-декодера 164 и процесс переходит на этап S113.

Иными словами, на этапе S112, в битовом деперемежителе 165, мультиплексор 54 выполняет обратный процесс перестановки по отношению к битам символа, поданного из QAM-декодера 164, и подает полученные в результате кодовые биты LDPC-кода в деперемежитель 55 с закручиванием столбцов.

Деперемежитель 55 с закручиванием столбцов выполняет деперемежение с закручиванием столбцов по отношению к LDPC-коду, подаваемому из мультиплексора 54,и подает полученный в результате LDPC-код в LDPC-декодер 166.

На этапе S113 LDPC-декодер 166 выполняет LDPC-декодирование LDPC-кода, подаваемого из деперемежителя 55 с закручиванием столбцов, с использованием преобразованной матрицы контроля четности, полученной путем выполнения, по меньшей мере, замещения столбцов, соответствующего перемежению четности по отношению к матрице Н контроля четности, используемой LDPC-кодером 115, показанным на фиг.8, для выполнения LDPC-кодирования, и выводит полученные в результате данные в виде результата декодирования целевых данные LDPC, в BCH-декодер 167.

На фиг.153, ради удобства объяснения, мультиплексор 54, который выполняет обратный процесс перестановки, и деперемежитель 55 с закручиванием столбцов, который выполняет деперемежение с закручиванием столбцов, сконфигурированы отдельно, аналогично случаю, показанному на фиг.9. Однако мультиплексор 54 и деперемежитель 55 с закручиванием столбцов можно выполнить как одно целое.

В битовом перемежителе 116, показанном на фиг.9, когда перемежение с закручиванием столбцов не выполняется, необходимо выполнить деперемежитель 55 с закручиванием столбцов в битовом деперемежителе 165, показанном на фиг.153.

Далее приводится дополнительное описание LDPC-декодирования, которое выполняется с помощью LDPC-декодера 166, показанном на фиг.152.

В LDPC-декодере 166, показанном на фиг.152, как описано выше, LDPC декодирование LDPC-кода, подаваемого из деперемежителя 55 с закручиванием столбцов, в котором выполняются обратный процесс перестановки и деперемежение с закручиванием столбцов, и не выполняется деперемежение четности, выполняется с использованием преобразованной матрицы контроля четности, полученной путем выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности по отношению к матрице H контроля четности, используемой LDPC-кодером 115, показанным на фиг.8, для выполнения LDPC-кодирования.

В этом случае ранее было предложено LDPC-декодирование, которое позволяет уменьшить рабочую частоту в достаточно легко реализуемом диапазоне при уменьшении размеров схемы за счет выполнения LDPC-декодирования с использованием трансформированной матрицы контроля четности (смотри, например, JP 2004-343170 A).

Поэтому сначала будет описано со ссылкой на фиг.155-158 ранее предложенное LDPC-декодирование с использованием трансформированной матрицы контроля четности.

Фиг.155 иллюстрирует пример матрицы Н контроля четности LDPC-кода, в котором длина кода N составляет 90, и скорость кодирования составляет 2/3.

На фиг.155 (и на фиг.156 и 157, которые будет описаны позже) 0 представлен периодом (.).

В матрице Н контроля четности, показанной на фиг.155, матрица четности принимает вид ступенчатой структуры.

Фиг.156 иллюстрирует матрицу H′ контроля четности, которая получена в результате выполнения замены строк согласно выражению (11) и замены столбцов согласно выражению (12) по отношению к матрице Н контроля четности, показанной на фиг.155.

В выражениях (11) и (12), s, t, x и y - целые числа в интервалах 0≤s<5,0≤t<6, 0≤x<5 и 0≤t<6, соответственно.

Согласно замене строк по выражению (11) замена выполняется таким образом, чтобы 1-ая, 7-ая, 13-ая, 19-ая и 25-ая строки, имеющее остатки, равные 1, при делении 6, были заменены на 1-ую, 2-ую, 3-ю, 4-ую и 5-ую строки, и 2-ая, 8-ая, 14-ая, 20-ая и 26-ая строки, имеющие остатки, равные 2, при делении на 6, были заменены на 6-ую, 7-ую, 8-ую, 9-ую и 10-ую строки, соответственно.

Согласно замене столбца по выражению (12) замена выполняется таким образом, чтобы 61-ый, 67-ой, 73-ий, 79-ый и 85-ый столбцы, имеющие остатки, равные 1, при делении на 6, были заменены на 61-ый, 62-ой, 63-ий, 64-ый и 65-ый столбцы, соответственно, и 62-ой, 68-ой, 74-ый, 80-ый и 86-ой столбцы, имеющие остатки, равные 2, при делении на 6 были заменены 66-ой, 67-ой, 68-ой, 69-ый и 70-ый столбцы, соответственно, по отношению к 61-ому и следующим столбцам (матрица четности).

Таким образом, матрица, которая получена путем выполнения замены строк и столбцов по отношению к матрице H контроля четности, показанной на фиг.155, представляет собой матрицу H′ контроля четности, показанной на фиг.156.

В этом случае, даже тогда, когда выполнена замена строк матрицы Н контроля четности, это не влияет на размещение кодовых битов LDPC-кода.

Замена столбцов согласно выражению (12) соответствует перемежению четности для перемежения (К+qx+y+1)-го кодового бита в позиции (К+Py+х+1)-го кодового бита, когда информационная длина K равна 60, число P столбцов блока циклической структуры равно 5, и делитель q (= M/Р) из длины M четности (в этом случае 30) равен 6.

Если матрица контроля четности (которая в дальнейшем, соответственно называется замененной матрицей контроля четности) H′, показанная на фиг.156, умножается на результат, полученный при выполнении той же самой замены, как и в случае выражения (12), по отношению к LDPC-коду матрицы контроля четности (которая в дальнейшем, соответственно называется первоначальной матрицей контроля четности) H, показанной на фиг.155, то выводится нулевой вектор. Иными словами, если вектор-строка, полученная в результате выполнения замены столбцов согласно выражению (12) по отношению к вектор-строке с, как и в случае LDPC-кода (одного кодового слова) первоначальной матрицы Н контроля по четности, представлена в виде c′, Hc^T принимает вид нулевого вектора, исходя из свойства матрицы контроля четности. Поэтому H′c′^T естественным образом становится нулевым вектором.

Таким образом, преобразованная матрица H′ контроля четности, показанная на фиг.156 принимает вид матрицы контроля четности LDPC-кода c′, которая получена путем выполнения замены столбцов согласно выражению (12) по отношению к LDPC-коду с из первоначальный матрицы H контроля четности.

Таким образом, замена столбца согласно выражению (12) выполняется по отношению к LDPC-коду из первоначальной матрицы H контроля четности, LDPC-код c′ после замены столбцов декодируется (LDPC-декодирования) с использованием трансформированной матрицы H′ контроля четности, показанной на фиг.156, обратная замена для замены столбцов согласно выражению (12) выполняется по отношению к результату декодирования, и можно получить тот же самый результат декодирования, как и в случае, в котором LDPC-код первоначальной матрицы H контроля четности декодируется с использованием матрицы H контроля четности.

Фиг.157 иллюстрирует преобразованную матрицу H′ контроля четности, показанную на фиг.156, с размещением в блоках из 5×5 матриц.

На фиг.157 преобразованная матрица H′ контроля четности представлена с помощью комбинации из единичной матрицы 5×5, матрицы (которая в дальнейшем, соответственно, называется квазиединичной матрицей), полученной путем установки одной или более 1 единичной матрицы в ноль, матрицы (которая в дальнейшем, соответственно, называется сдвинутой матрицей), полученной путем циклического сдвига единичной матрицы или квазиединичной матрицы, сумма (которая в дальнейшем, соответственно, называется суммарной матрицей) из двух или более матриц единичной матрицы, квазиединичной матрицы, сдвинутой матрицы и нулевой матрицы 5×5.

Преобразованную матрицу H′ контроля четности, показанную на фиг.157, можно сконфигурировать с использованием единичной матрицы 5×5, квазиединичной матрицы, сдвинутой матрицы, суммарной матрицы и нулевой матрицы. Таким образом, матрицы 5×5, которые образуют преобразованную матрицу H′ контроля четности, соответственно, называются в дальнейшем определяющими матрицами.

Когда LDPC-код, представленный с помощью матрицы контроля четности, представленной с помощью определяющих матриц P×P, декодируется, можно использовать архитектуру, в которой одновременно выполняются операции проверочного узла P и операции переменного узла.

На фиг.158 изображена блок-схема, иллюстрирующая пример конфигурации декодирующего устройства, которое выполняет декодирование.

Иными словами, фиг.158 иллюстрирует пример конфигурации декодирующего устройства, которое выполняет декодирование LDPC-кода с использованием преобразованной матрицы H′ контроля четности, показанной на фиг.157, полученной путем выполнения, по меньшей мере, замены столбцов согласно выражению (12) по отношению к первоначальной матрице H контроля четности, показанной на фиг.155.

Декодирующее устройство, показанное на фиг.158, включает в себя память 300 для хранения данных ребра графа, которая включает в себя 6 буферов FIFO 300₁-300₆, селектор 301, который выбирает буферы FIFO 300₁-300₆, блок 302 вычисления проверочного узла, две схемы 303 и 308 циклического сдвига, память 304 для хранения данных ребра графа, которая включает в себя 18 буферов FIFO 304₁-304₁₈, селектор 305, который выбирает буферы FIFO 304₁-304₁₈, память 306 данных приема, которая сохраняет информацию о приеме, блок 307 вычисления переменного узла, блок 309 вычисления слова декодирования, блок 310 перегруппировки данных приема и блок 311 перегруппировки декодированных данных.

Сначала будет описан способ хранения данных в памяти 300 и 304 для хранения данных ребра графа.

Память 300 для хранения данных ребра графа включает в себя 6 буферов FIFO 300₁-300₆, которые соответствуют числу, полученному в результате деления числа 30 строк преобразованной матрицы H′ контроля четности, показанной на фиг.157 на число 5 строки определяющей матрицы. Буфер FIFO 300_y (y=1, 2, … и 6) включает в себя множество этапов областей памяти. В области памяти для каждого этапа можно одновременно считывать и записывать сообщения, соответствующие пяти ребрам графа, которые будут представлять собой число строк и число столбцов определяющей матрицы. Число этапов областей памяти буфера FIFO 300у равно 9, что представляет собой максимальное число из числа (веса Хемминга (Hamming)) 1 строчного направления преобразованной матрицы контроля четности, показанной на фиг.157.

В буфере FIFO 300₁ данные (сообщения v_i из переменных узлов), соответствующие позициям 1 в первой-пятой строках преобразованной матрицы H′ контроля четности, показанной на фиг.157, сохраняются в форме заполнения каждой строки в поперечном направлении (в форме, в которой игнорируется 0). Иными словами, если j-ая строка и i-ый столбец представлены в виде (j, i), данные, соответствующие позициям 1 единичной матрицы размером 5×5 (1, 1)-(5, 5) преобразованной матрицы H′ контроля четности, сохраняются в области памяти первого этапа буфера FIFO 300₁. В области памяти второго этапа сохраняются данные, соответствующие позициям 1 сдвинутой матрицы (сдвинутой матрицы полученной путем циклического сдвига единичной матрицы размером 5×5 в правую сторону на 3) (1, 21)-(5, 25) преобразованной матрицы H′ контроля четности. Аналогично вышеописанному случаю, в областях памяти третьего-восьмого этапов, данные сохраняются в связи с преобразованной матрицей H′ контроля четности. В области памяти девятого этапа сохраняются данные, соответствующие позициям 1 сдвинутой матрицы (сдвинутой матрицы, полученной путем замены 1 первой строки единичной матрицы размером 5×5 на 0 и циклического сдвига единичной матрицы в левую сторону на 1) (1, 86)-(5, 90) преобразованной матрицы H′ контроля четности.

В буфере FIFO 300₂ сохраняются данные, соответствующие позициям 1 в шестой-десятой строках преобразованной матрицы H′ контроля четности, показанной на фиг.157. Иными словами, в области памяти первого этапа буфера FIFO 300₂, сохраняются данные, соответствующие позициям 1 первой сдвинутой матрицы, образующей суммарную матрицу (суммарную матрицу, которая будет представлять собой сумму первой сдвинутой матрицы, полученной путем циклического сдвига единичной матрицы размером 5×5 в правую сторону на 1, и второй сдвинутой матрицы, полученной путем циклического сдвига единичной матрицы размером 5×5 в правую сторону на 2) (6, 1)-(10, 5) преобразованной матрицы H′ контроля четности. Помимо этого, в области памяти второго этапа сохраняются данные, соответствующие позициям 1 второй сдвинутой матрицы, образующей суммарную матрицу (6, 1)-(10, 5) преобразованной матрицы H′ контроля четности.

Иными словами, что касается определяющей матрицы, вес которой равен двум или более в случае, когда определяющая матрица представлена суммой многочисленных областей единичной матрицы размером P×P, вес которой равен 1, квазиединичная матрица, в которой один или более элементов 1 в единичной матрице принимает значение 0, или сдвинутая матрица, полученная путем циклического сдвига единичной матрицы или квазиединичной матрицы, данные (сообщения, соответствующие ребрам графа, принадлежащим единичной матрице, квазиединичной матрице или сдвинутой матрице), соответствующие позициям 1 в единичной матрице с весом, равным 1, квазиединичная матрица или сдвинутая матрица сохраняется с одним и тем же адресом (один и тот же буфер FIFO среди буферов FIFO 300₁-300₆).

Затем, в областях памяти третий - десятого этапов сохраняются данные в связи с преобразованной матрицей H′ контроля четности аналогично вышеописанному случаю.

В буферах FIFO 300₃-300₆ сохраняются данные в связи с преобразованной с преобразованной матрицей H′ контроля четности аналогично вышеописанному случаю.

Память 304 для хранения данных ребра графа включает в себя 18 буферов FIFO 304₁-304₁₈, которые соответствуют числу, полученному путем деления числа 90 столбцов преобразованной матрицы H′ контроля четности на 5, которое будет представлять собой число столбцов определяющей матрицы. Буфер FIFO 304_x (x=1, 2, … и 18) включает в себя множество этапов областей памяти. В области памяти каждого этапа можно одновременно считать или записать сообщения, соответствующие пяти ребрам графа, соответствующим номеру строки и номеру столбца преобразованной определяющей матрицы H′.

В буфере FIFO 304₁ данные (сообщения u_j из проверочных узлов), соответствующие позициям 1 в первом - пятом столбцах преобразованной матрицы H′ контроля четности, показанной на фиг.157, сохраняются в форме заполнения каждого столбца в продольном направлении (в форме, в которой игнорируется 0). Иными словами, если j-ая строка и i-ый столбец представлены в виде (j, i), данные, соответствующие позициям 1 единичной матрицы размером 5×5 (1, 1)-(5, 5) преобразованной матрицы H′ контроля четности, сохраняются в области памяти первого этапа буфера FIFO 304₁. области памяти второго этапа сохраняются данные, соответствующие позициям 1 первой сдвинутой матрицы, образующей суммарную матрицу (суммарную матрицу, которая будет представлять собой сумму первой сдвинутой матрицы, полученной путем циклического сдвига единичной матрицы размером 5×5 в правую сторону на 1, и второй сдвинутой матрицы, полученной путем циклического сдвига единичной матрицы размером 5×5 в правую сторону на 2) (6, 1)-(10, 5) преобразованной матрицы H′ контроля четности. В дополнение к этому, в области памяти третьего этапа сохраняются данные, соответствующие позициям 1 второй сдвинутой матрицы, образующей суммарную матрицу (6, 1)-(10, 5) преобразованной матрицы H′ контроля четности.

Иными словами, по отношению к определяющей матрице, вес которой равен двум или более, когда определяющая матрица представлена суммой многочисленных областей из единичной матрицы размером P×P, вес которой равен 1, квазиединичной матрицы, в которой один или более элементов 1 в единичной матрицы становятся 0, или сдвинутой матрицы, полученной путем циклического сдвига единичной матрицы или квазиединичной матрицы, данные (сообщения, соответствующие ребрам графа, принадлежащим единичной матрице, квазиединичной матрице или сдвинутой матрице), соответствующие позициям 1 в единичной матрицы с весом 1, квазиединичной матрице или сдвинутой матрице, сохраняется с тем же самым адресом (в том же самом буфере FIFO среди буферов FIFO 304₁-304₁₈).

Затем, в областях памяти четвертого и пятого этапов, данные сохранятся в связи с преобразованной матрицей H′ контроля четности аналогично вышеописанному случаю. Число этапов областей памяти буфера FIFO 304₁ становится равным 5, которое будет максимальным числом числа (веса Хэмминга (Hamming)) 1 строчного направления в первом-пятом столбцах преобразованной матрицы H′ контроля четности.

В буферах FIFO 304₂ и 304₃ данные сохраняются в связи с преобразованной матрицей H′ контроля четности аналогично вышеописанному случаю, и каждая длина (число этапов) равна 5. В буферах FIFO 304₄-304₁₂ данные сохраняются в связи с преобразованной матрицей H′ контроля четности аналогично вышеописанному случаю, и каждая длина равна 3. В буферах FIFO 304₁₃-304₁₂ данные сохраняются в связи с преобразованной матрицей H′ контроля четности аналогично вышеописанному случаю, и каждая длина равна 2.

Далее будет описана работа устройства декодирования, показанного на фиг.158.

Память 300 для хранения данных ребер графа включает в себя 6 буферов FIFO 300₁-300₆. Согласно информации (данным матрицы) D312 относительно того, какой строке преобразованной матрицы H′ контроля четности принадлежат пять сообщений D311, поданных из схемы 308 циклического сдвига на предыдущем этапе, данные, хранящиеся в буфере FIFO, выбираются из буферов FIFO 300₁-300₆, и пять сообщений D311 последовательно сохраняются вместе в выбранном буфере FIFO. При считывании данных, память 300 для хранения данных ребер графа последовательно считывает пять сообщений D300₁ из буфера FIFO 300₁ и подает сообщения в селектор 301 на следующем этапе. После того, как считывание сообщений из буфера FIFO 300₁ закончено, память 300 для хранения данных ребер графа последовательно считывает сообщения из буферов FIFO 300₂-300₆ и подает сообщения в селектор 301.

Селектор 301 выбирает пять сообщений из буфера FIFO, из которого считываются данные в текущий момент времени, среди буферов FIFO 300₁-300₆ согласно сигналу D301 выбора и подает выбранные сообщения в виде сообщения D302 в блок 302 вычисления проверочного узла.

Блок 302 вычисления проверочного узла включает в себя пять вычислителей 302₁-302₅ проверочных узлов. Блок 302 вычисления проверочного узла выполняет операцию проверочного узла согласно выражению (7) с использованием сообщений D302 (D302₁-D302₅) (сообщений v_i согласно выражению 7), поданных через селектор 301, и подает пять сообщений D303 (D303₁-D303₅) (сообщения u_j согласно выражению (7)), полученных в результате операции проверочного узла в схему 303 циклического сдвига.

Схема 303 циклического сдвига циклически сдвигает пять сообщений D303₁-D303₅, вычисленных с помощью блока 302 вычисления проверочного узла, на основании информации (данных матрицы) D305 относительно того, сколько единичных матриц, принимающих первоначальный вид в преобразованной матрице H′ контроля четности, циклически сдвинуто для получения соответствующих ребер графа, и подает результат в виде сообщений D304 в память 304 для хранения данных ребер графа.

Память 304 для хранения данных ребер графа включает в себя 18 буферов FIFO 304₁-304₁₈. Согласно информации (данным матрицы) D305 относительно того, какой строке преобразованной матрицы H′ контроля четности принадлежат пять сообщений D304, поданных из схемы 303 циклического сдвига на предыдущем этапе, данных, хранящиеся в буфере FIFO, выбираются из буфера FIFO 304₁-304₁₈, и пять сообщений D304 последовательно сохраняются вместе в выбранном буфере FIFO. При считывании данных, память 304 для хранения данных ребер графа последовательно считывает пять сообщений D306₁ из буфера FIFO 304₁ и подает сообщения в селектор 305 на следующем этапе. После того, как считывание сообщений из буфера FIFO 304₁ закончено, память 304 для хранения данных ребер графа последовательно считывает сообщения из буфера FIFO 304₂-304₁₈ и подает сообщения в селектор 305.

Селектор 305 выбирает пять сообщений из буфера FIFO, из которых данные считываются в данный момент, среди буферов FIFO 304₁-304₁₈ согласно сигналу D307 выбора, и подает выбранные сообщения в виде сообщений D308 в блок 307 вычисления переменного узла и блок 309 вычисления слова декодирования.

Между тем, блок 310 перегруппировки данных приема производит перегруппировку LDPC-код D313, принятого через канал связи, путем выполнения замены столбцов согласно выражению (12) и подает LDPC-код в виде данных D314 приема в память 306 данных приема. Память 306 данных приема вычисляет данные приема LLR (логарифмического отношения правдоподобия) из данных D314 приема, поданных из блока 310 перегруппировки данных приема, сохраняет данные приема LLR, выбирает пять данных приема LLR и подает данные приема LLR в виде значений D309 приема в блок 307 вычисления переменного узла и блок 309 вычисления слова декодирования.

Блок 307 вычисления переменного узла включает в себя пять вычислителей 307₁-307₅ переменного узла. Блок 307 вычисления переменного узла выполняет операцию переменного узла согласно выражению (1), с использованием сообщений D308 (D308₁-D308₅) (сообщений u_j согласно выражению (1)), поданных через селектор 305, и пять значений D309 приема (значений u_0i приема согласно выражению (1)), поданных из памяти 306 данных приема, и подает сообщения D310 (D310₁-D310₅) (сообщения v_i согласно выражению (1)), полученные в результате операции, в схему 308 циклического сдвига.

Схема 308 циклического сдвига циклически сдвигает сообщения D310₁-D310₅, вычисленные с помощью блока 307 вычисления переменного узла, на основании информации относительно того, сколько единичных матриц, принимающих первоначальный вид в преобразованной матрице H′ контроля четности, циклически сдвигаются для получения соответствующих ребер графа, и подает результат в виде сообщений D311 в память 300 для хранения данных ребер графа.

В результате вычисления вышеописанной операции в одном цикле можно сразу выполнить декодирование LDPC-кода. После декодирования LDPC-кода заданное число раз, устройство декодирования, показанное на фиг.158, вычисляет окончательный результат декодирования и выводит окончательный результат декодирования в блок 309 вычисления слова декодирования и блок 311 перегруппировки декодированных данных.

Иными словами, блок 309 вычисления слова декодирования включает в себя пять вычислителей 309₁-309₅ слов декодирования. Блок 309 вычисления слова декодирования вычисляет результат декодирования (слово декодирования) на основании выражения (5), в качестве окончательного этапа многочисленного декодирования, с использованием пяти сообщений D308 (D308₁-D308₅) (сообщений u_j согласно выражению), выводимых с помощью селектора 305, и пяти значений D309 приема (значений u_0i приема согласно выражению (5)), поданных из память 306 данных приема, и подает полученные в результате декодированные данные D315 в блок 311 перегруппировки декодированных данных.

Блок 311 перегруппировки декодированных данных выполняет обратную замену для замены столбца согласно выражению (12) по отношению к декодированным данным D315, поданным из блока 309 вычисления слова декодирования, производит их перегруппировку и выводит декодированные данные в виде окончательного результата D316 декодирования.

Как описано выше, одна из замены строк и замены столбцов или обе из замены строк и замены столбцов выполняются по отношению к матрице контроля четности (первоначальной матрице контроля четности), матрица контроля четности преобразуется в комбинацию из единичной матрицы размером P×P, квазиединичной матрицы, в которой один или более элементов 1 в единичной матрице принимаю вид 0, сдвинутой матрицы, полученной путем циклического сдвига единичной матрицы или квазиединичной матрицы, суммарной матрицы, которая суммирует множество матриц из единичной матрицы, квазиединичной матрицы или сдвинутой матрицы и нулевой матрицы размером P×P, то есть матрица контроля четности (преобразованная матрица контроля четности), которую можно представить с помощью комбинации определяющих матриц, и можно принять архитектуру, в которой P операций проверочного узла и операции переменного узла можно одновременно выполнить при декодировании LDPC-кода. Таким образом, рабочая частота подавляется в реализуемом диапазоне в результате одновременного выполнения Р операций узла, и можно выполнить декодирование с многочисленными повторениями.

LDPC-декодер 166, который образует приемное устройство 12, показанное на фиг.152, выполняет LDPC-декодирование путем одновременного выполнения P операций проверочного узла и операций переменного узла, аналогичных устройству декодирования, показанному на фиг.158.

Иными словами, ради упрощения объяснения, если матрица контроля четности LDPC-кода, выводимая с помощью LDPC-кодера 115, образующего передающее устройство 11, показанное на фиг.8, рассматривается в качестве матрицы Н контроля четности, иллюстрированной на фиг.155, в которой матрица четности принимает вид ступенчатой структуры, в перемежителе 23 четности передающего устройства 11, перемежение четности для перемежения (К+qx+y+1)-ого кодового бита в позиции (К+Py+х+1)-ого кодового бита выполняется в состоянии, в котором информация K установлена на значение 60, число P столбцов блока циклической структуры установлено на 5, и делитель q (= M/P) длины M четности установлен на 6.

Так как перемежения четности соответствует замене столбцов согласно выражению (12), как описано выше, в LDPC-декодере 166 необходимо выполнить замену столбцов согласно выражению (12).

По этой причине, в приемном устройстве 12, показанном на фиг.152, как описано выше, LDPC-код, в котором деперемежение четности не выполняется, иными словами, LDPC-код находится в состоянии, в котором выполняется замена столбца согласно выражению (12), подается из деперемежителя 55 с закручиванием столбцов в LDPC-декодер 166. В LDPC-декодере 166 выполняется тот же самый процесс, как и в устройстве декодирования, показанном на фиг.158, за исключением того, что замена столбца согласно выражению (12) не выполняется.

Иными словами, фиг.159 иллюстрирует пример конфигурации LDPC-декодера 166, показанного на фиг.152.

На фиг.159 LDPC-декодер 166 имеет такую же конфигурацию, как и устройство декодирования на фиг.158, за исключением того, что блок 310 перегруппировки данных приема на фиг.158 не выполнен, и выполняет тот же самый процесс, как и устройство декодирования на фиг.158, за исключением того, что не выполняется замена столбцов согласно выражению (12). Поэтому, объяснение LDPC-декодера будет опущено.

Как описано выше, так как LDPC-декодер 166 можно сконфигурировать без выполнения блока 310 перегруппировки данных приема, то можно уменьшить его размеры по сравнению с устройством декодирования, показанном на фиг.158.

На фиг.155-159, ради упрощения объяснения, длина кода N LDPC-кода установлена на 90, информационная длина K установлена на 60, число столбцов (число строк и число столбцов определяющей матрицы) P блока циклической структуры установлена на 5, и делитель q ( =M/P) длины M четности установлен на 6. Однако длина кода N, информационная длина K, число P столбцов блока циклической структуры, и делитель q (= M/Р) не ограничиваются вышеуказанными значениями.

Иными словами, в передающем устройстве 11, показанном на фиг.8, LDPC-кодер 115 выводит LDPC-код, в котором длина кода N установлена 64800 или 16200, информационная длина К установлена на N-Pq (= N-M), число P столбцов блока циклической структуры установлено на 360, и делитель q установлен на M/P. Однако LDPC-декодер 166, показанный на фиг.159, можно применить в случае, в котором P операций проверочного узла и операций переменного узла выполняется одновременно по отношению к LDPC-коду, и выполняется LDPC-декодирование.

На фиг.160 изображена иллюстрация процесса мультиплексора 54, образующего битовый деперемежитель 165, показанный на фиг.153.

Иными словами, поз.A на фиг.160 иллюстрирует функциональный пример конфигурации мультиплексора 54.

Мультиплексор 54 включает в себя блок 1001 обратной перестановки и память 1002.

Мультиплексор 54 выполняет обратный процесс перестановки (процесс, обратный процессу перестановки), соответствующий процессу перестановки, выполняемому с помощью демультиплексора 25 передающего устройства 11, то есть обратный процесс перестановки для возврата позиций кодовых битов (символьных битов) LDPC-кодов, переставленных с помощью процесса перестановки в первоначальные позиции по отношению к символьным битам, поданным из QAM-декодера 164 на предыдущем этапе, и подает полученный в результате LDPC-код в деперемежитель 55 с закручиванием столбцов на следующем этапе.

Иными словами, в мультиплексоре 54 символьные биты y₀, y₁, … и y_mb-1 из mb битов из b символов подаются в блок 1001 обратной перестановки в блоке из b (последовательных) символов.

Блок 1001 обратной перестановки выполняет обратную перестановку для возврата символьных битов y₀, y₁, … и y_mb-1 mb битов в размещение кодовых битов b₀, b₁, … и b_mb-1 из первоначальных mb битов (размещение кодовых битов b₀-b_mb-1 перед перестановкой выполняется в блоке 32 перестановки, образующем демультиплексор 25 на стороне передающего устройства 11) и выводит полученные в результате кодовые биты b₀-b_mb-1 mb битов.

Память 1002 имеет объем памяти для хранения mb битов в строчном (поперечном) направлении и хранит N/(mb) битов в столбцовом (продольном) направлении аналогично в памяти 31, образующий демультиплексор 25 на стороне передающего устройства 11. Иными словами, память 1002 включает в себя mb столбцов, которые хранят N/(mb) битов.

Однако в памяти 1002 запись кодовых битов LDPC-кода, выводимых с помощью блока 1001 обратной перестановки, выполняется в направлении, в котором выполняется считывание кодовых битов из памяти 31 демультиплексора 25 передающего устройства 11, и считывание кодовых битов, записанных в память 1002, выполняется в направлении, в котором выполняется запись кодовых битов в память 31.

Иными словами, в мультиплексоре 54 приемного устройства 12, как показано поз.A на фиг.160, запись кодовых битов LDPC-кода, выводимого с помощью блока 1001 обратной перестановки в строчном направлении в блоке из mb битов, последовательно выполняется в направлении нижних строк относительно первой строки памяти 1002.

Если запись кодовых битов, соответствующих одной кодовой длине, закончена, мультиплексор 54 считывает кодовые биты из памяти 1002 в столбцовом направлении и подает кодовые биты в деперемежитель 55 с закручиванием столбцов на следующем этапе.

В этом случае в поз.B на фиг.160 представлена иллюстрация считывания кодовых битов из памяти 1002.

В мультиплексоре 54 считывание кодовых битов LDPC-кода в направлении вниз (в столбцовом направлении) с верхней стороны столбцов, образующих память 1002, выполняется в направлении столбцов и слева направо.

Фиг.161 изображена иллюстрация процесса деперемежителя 55 с закручиванием столбцов, образующего битовый деперемежитель 165, показанный на фиг.153.

Иными словами, фиг.161 иллюстрирует пример конфигурации памяти 1002 мультиплексора 54.

Память 1002 имеет объем памяти, предназначенный для хранения mb битов в столбцовом (продольном) направлении, и хранит N/(mb) битов в строчном (поперечном) направлении и включает в себя mb столбцов.

Деперемежитель 55 с закручиванием столбцов записывает кодовые биты LDPC-кода в память 1002 в строчном направлении, управляет позицией начала считывания, когда кодовые биты считываются в столбцовом направлении, и выполняет деперемежение с закручиванием столбцов.

Иными словами, в деперемежителе 55 с закручиванием столбцов изменяется позиция начала считывания для начала считывания кодовых битов соответствующим образом по отношению к каждому из множества столбцов, и выполняется процесс, обратный перегруппировке, для возврата размещения кодовых битов, перегруппированных путем перемежения с закручиванием столбцов, к первоначальному размещению.

В этом случае фиг.161 иллюстрирует пример конфигурации памяти 1002, когда способ представляет собой 16QAM, и множитель b равен 1. Таким образом, число m битов одного символа равно 4 битам, и память 1002 включает в себя четыре (= mb) столбца.

Деперемежитель 55 с закручиванием столбцов (вместо мультиплексора 54) последовательно выполняет запись кодовых битов LDPC-кода, выводимых с помощью блока перестановки 1001 в строчном направлении, в направлении нижних строк, начиная от первой строки памяти 1002.

Если запись кодовых битов, соответствующих одной кодовой длине, закончена, деперемежитель 55 с закручиванием столбцов выполняет считывание кодовых битов в направлении вниз (в столбцовом направлении) с верхней стороны памяти 1002 в направлении столбцов слева направо.

Однако деперемежитель 55 с закручиванием столбцов выполняет считывание кодовых битов из памяти 1002, используя позицию начала записи для записи кодовых битов с помощью перемежителя 24 с закручиванием столбцов на стороне передающего устройства 11 в качестве позиции начала считывания кодовых битов.

Иными словами, если адрес позиции заглавной части (верхней части) каждого столбца установлен на 0, и адрес каждой позиции столбцового направления представлен целым числом в возрастающем порядке, когда способ представляет собой 16QAM, и множитель b равен 1, в деперемежителе 55 с закручиванием столбцов позиция начала считывания устанавливается как позиция, адрес которой равен 0, по отношению к крайнему левому столбцу. По отношению ко второму столбцу (с левой стороны) позиция начала считывания устанавливается как позиция, адрес которой равен 2. По отношению к столбцу позиция начала считывания устанавливается как позиция, адрес которой равен 4. По отношению к четвертому столбцу позиция начала считывания устанавливается как позиция, адрес которой равен 7.

По отношению к столбцам, в которых позиции начала считывания представляют собой позиции, отличные от позиции, адрес которой равен 0, после выполнения считывания кодовых битов в крайней нижней позиции, позиция возвращается в заглавную часть (позиция, адрес которой равен 0), и выполняется считывание в позиции, непосредственно перед позицией начала считывания. Затем выполняется считывание из следующего (правого) столбца.

В результате выполнения деперемежения с закручиванием столбцов, описанного выше, размещение кодовых битов, которые были подвергнуты перегруппировке за счет перемежения с закручиванием столбцов, возвращается в первоначальному размещению.

На фиг.162 изображена блок-схема, иллюстрирующая другой пример конфигурации битового деперемежителя 165, показанный на фиг.152.

На чертежах, части, которые соответствуют случаю, показанному на фиг.153, обозначены одинаковыми ссылочными позициями, и их описание, соответственно, будет опущено.

Иными словами, битовый деперемежитель 165, показанный на фиг.162, имеет такую же конфигурацию, как и в случае, показанном на фиг.153, за исключением того, что вновь выполнен деперемежитель 1011 четности.

На фиг.162, битовый деперемежитель 165 включает в себя мультиплексор (MUX) 54, деперемежитель 55 с закручиванием столбцов и деперемежитель 1011 четности и выполняет битовое деперемежение кодовых битов LDPC-кода, подаваемого из QAM-декодера 164.

Иными словами, мультиплексор 54 выполняет обратный процесс перестановки (процесс, обратный процессу перестановки), соответствующий процессу перестановки, выполняемому с помощью демультиплексора 25 передающего устройства 11, то есть обратный процесс перестановки для возврата позиций кодовых битов переставленных с помощью процесса перестановки в первоначальные позиции по отношению к LDPC-коду, подаваемому из QAM-декодера 164, и подает полученный в результате LDPC-код в деперемежитель 55 с закручиванием столбцов.

Деперемежитель 55 с закручиванием столбцов выполняет деперемежение с закручиванием столбцов, соответствующее перемежению с закручиванием столбцов, в виде процесса перегруппировки, выполняемого с помощью перемежителя 24 с закручиванием столбцов передающего устройства 11 по отношению к LDPC-коду, подаваемому из мультиплексора 54.

LDPC-код, который получается в результате деперемежения с закручиванием столбцов, подается из деперемежителя 55 с закручиванием столбцов в деперемежитель 1011 четности.

Деперемежитель 1011 четности выполняет деперемежение четности (процесс, обратный перемежению четности), соответствующей перемежению четности, выполняемому с помощью перемежителя 23 четности передающего устройства 11, то есть деперемежение четности для возврата размещения кодовых битов LDPC-кода, размещение которых изменяется за счет перемежения четности, в первоначальное размещение по отношению к кодовым битам после деперемежения с закручиванием столбцов в деперемежителе 55 с закручиванием столбцов.

LDPC-код, который получается в результате деперемежения четности, подается из деперемежителя 1011 четности в LDPC-декодер 166.

Таким образом, в битовом деперемежителе 165, показанном на фиг.162, LDPC-код, в котором выполняются процесс обратной перестановки, деперемежение с закручиванием столбцов и деперемежение четности, то есть LDPC-код, который получается в результате LDPC-кодирования согласно матрице Н контроля четности, подается в LDPC-декодер 166.

LDPC-декодер 166 выполняет LDPC-декодирование LDPC-кода, подаваемого из битового деперемежителя 165, с использованием матрицы Н контроля четности, используемой LDPC-кодером 115 передающего устройства 11 для выполнения LDPC-кодирования, или преобразованной матрицы контроля четности, полученной путем выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности по отношению к матрице Н контроля четности, и выводит полученные в результате данные с результатом декодирования целевых данных LDPC.

На фиг.162 LDPC-код, который получается в результате LDPC-кодирования согласно матрице Н контроля четности, подается из (деперемежителя 1011 четности) битового деперемежителя 165 в LDPC-декодер 166. По этой причине, при выполнении LDPC-декодирования LDPC-кода с использованием матрицы Н контроля четности, используемой LDPC-кодером 115 передающего устройства 11 для выполнения LDPC-кодирования, LDPC-декодер 166 можно сконфигурировать с помощью декодирующего устройства, выполняющего LDPC-декодирование согласно способу полного последовательного декодирования для последовательного выполнения операций, связанных с передачей сообщений (сообщения проверочного узла и сообщения переменного узла) для каждого узла, или декодирующего устройства, выполняющего LDPC-декодирование согласно способу полного параллельного декодирования для одновременного (параллельного) выполнения операций по передаче сообщений для всех узлов.

В LDPC-декодере 166, когда LDPC-декодирование LDPC-кода выполняется с использованием преобразованной матрицы контроля четности, полученной путем выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности по отношению к матрице Н контроля четности, используемой LDPC-кодером 115 передающего устройства 11 для выполнения LDPC-кодирования, LDPC-декодер 166 можно сконфигурировать с помощью декодирующего устройства (фиг.158), который представляет собой декодирующее устройство с архитектурой, одновременно выполняющей P (или делитель P отличный от 1) операций проверочного узла и операций переменного узла, и имеет блок 310 перегруппировки данных приема для выполнения такой же замены столбцов, как замена столбцов для получения преобразованной матрицы контроля четности по отношению к LDPC-коду и перегруппировки кодовых битов LDPC-кода.

На фиг.162, ради удобства объяснения, мультиплексор 54, выполняющий обратный процесс перестановки, деперемежитель 55 с закручиванием столбцов, выполняющий деперемежение с закручиванием столбцов, и деперемежитель 1011 четности, выполняющий деперемежение четности, сконфигурированы отдельно. Однако два или более элементов мультиплексора 54, деперемежителя 55 с закручиванием столбцов и деперемежителя 1011 четности можно выполнить как одно целое аналогично перемежителю 23 четности, перемежителю 24 с закручиванием столбцов и демультиплексорк 25 передающего устройства 11.

На фиг.163 изображена блок-схема, иллюстрирующая пример первой конфигурации приемной системы, которую можно применять в приемном устройстве 12.

На фиг.163 приемная система включает в себя блок 1101 получения, блок 1102 декодирования канала передачи и блок 1103 декодирования источника информации.

Блок 1101 получения получает сигнал, включающий в себя LDPC-код, полученный путем выполнения, по меньшей мере, LDPC-кодирования по отношению к целевым данным LDPC, таким как данные изображения или аудио данные программы, через канал передачи, не иллюстрированной на чертежах, такой как наземное цифровое широковещание, спутниковое цифровое широковещание, сеть CATV, Интернет или другие сети, и подает сигнал в блок 1102 декодирования канала передачи.

В этом случае, когда сигнал, полученный с помощью блока 1101 получения транслируется из широковещательной станции посредством земной радиоволны, спутниковой радиоволны или сети CATV (кабельного телевидения), блок 1101 получения сконфигурирован с использованием тюнера и STB (телевизионной приставки). Когда сигнал, полученный с помощью блока 1101 получения, передается из веб-сервера посредством мультивещания типа IPTV (телевидения в сетях передачи данных по протоколу IP), блок 11 получения сконфигурирован с использованием сетевого I/F (интерфейса), такого как NIC (сетевая интерфейсная плата).

Блок 1102 декодирования канала передачи выполняет процесс декодирования канала передачи, включающий в себя, по меньшей мере, процесс коррекции ошибки, возникающей в канале передачи по отношению к сигналу, полученному с помощью блока 1101 получения через канал передачи, и подает полученные в результате сигнал в блок 1103 декодирования источника информации.

Иными словами, сигнал, который получается с помощью блока 1101 получения через канал передачи представляет собой сигнал, который получается в результате выполнения, по меньшей мере, кодирования с коррекцией ошибок для коррекции ошибки, генерируемой в канале передачи. Блок 1102 декодирования канала передачи выполняет процесс декодирования канала передачи, такой как процесс коррекции ошибок, по отношению к сигналу.

В качестве кодирования с коррекцией ошибок существует, например, LDPC-кодирование или BCH-кодирование. В этом случае в качестве кодирования с коррекцией ошибок выполняется, по меньшей мере, LDPC-кодирование.

Процесс декодирования канала передачи включает в себя демодуляцию сигнал модуляции.

Блок 1103 декодирования источника информации выполняет процесс декодирования источника информации включающий в себя по меньшей мере процесс восстановления сжатой информации до первоначальной информации по отношению к сигналу, над которым выполняется процесс декодирования канала передачи.

Иными словами, кодирование со сжатием, которое позволяет сжимать информацию, можно выполнить по отношению к сигналу, полученному с помощью блока 1101 получения через канал передачи для уменьшения количества данных изображения или звука, соответствующего информацию. В этом случае блок 1103 декодирования источника информации выполняет процесс декодирования источника информации, такой как процесс (процесс восстановления) для восстановления сжатой информации до первоначальной информации по отношению к сигналу, над которым выполняется процесс декодирования канала передачи.

Когда кодирование со сжатием не выполняется по отношению к сигналу, полученному с помощью блока 1101 получения через канал передачи, процесс восстановления сжатой информации до первоначальной информации не выполняется в блоке 1103 декодирования источника информации.

В этом случае в качестве процесса восстановления существует, например, MPEG-декодирование. В процесс декодирования канала передачи помимо процесса восстановления можно включить дескрамблирование.

В приемной системе, которая сконфигурирована так, как описано выше, в блоке 1101 получения сигнал, в котором кодирование со сжатием, такое как MPEG-кодирование и кодирование с коррекцией ошибок, такое как LDPC-кодирование, выполняются по отношению к данных, таким как изображение и звук, получается через канал передачи и подается в блок 1102 декодирования канала передачи.

В блоке 1102 декодирования канала передачи выполняется тот же самый процесс, как в блоке 51 ортогонально демодуляции, QAM-декодере 164, битовом деперемежителе 165 и LDPC-декодере 166 (или LDPC-декодере 166), в качестве процесса декодирования канала передачи по отношению к сигналу, поданному из блока 1101 получения, и полученный в результате сигнал подается в блок 1103 декодирования источника информации.

В блоке 1103 декодирования источника информации выполняется процесс декодирования источника информации, такой как MPEG декодирование, по отношению к сигналу, подаваемому из блока 1102 декодирования канала передачи, и выводится полученное в результате изображение или звук.

Приемную систему, описанную выше со ссылкой на фиг.163, можно применить к ТВ-тюнеру для приема телевизионного широковещания, соответствующего цифровому широковещанию.

Каждый из блока 1101 получения, блока 1102 декодирования канала передачи и блока 1103 декодирования источника информации можно сконфигурировать в виде одного независимого устройства (аппаратных средств (1С (интегральной схемы) и т.п.) или программного модуля.

По отношению к блоку 1101 получения, блок 1102 декодирования канала передачи и блок 1103 декодирования источника информации, каждый из набора из блока 1101 получения и блока 1102 декодирования канала передачи, набора из блока 1102 декодирования канала передачи и блок 1103 декодирования источника информации и набора из блока 1101 получения, блока 1102 декодирования канала передачи и блока 1103 декодирования источника информации, можно сконфигурировать в виде одного независимого устройства.

На фиг.164 изображена блок-схема, иллюстрирующая второй пример конфигурации приемной системы, которую можно применять в приемном устройстве 12.

На чертежах части, которые соответствуют случаю, показанному на фиг.163, обозначены одинаковыми ссылочными позициями, и их описание, соответственно, будет опущено.

Приемная система, показанная на фиг.164 является общей для случая, показанного на фиг.163, в том смысле, что предусмотрены блок 1101 получения, блок 1102 декодирования канала передачи и блок 1103 декодирования источника информации, и отличается от случая, показанного на фиг.136, в том смысле, что заново выполнен блок вывода 1111.

Блок вывода 1111 представляет собой устройство отображения для отображения изображения или громкоговоритель, который выводит звук, и выводит изображение или звук, соответствующий сигналу, выводимому из блока 1103 декодирования источника информации. Иными словами, блок вывода 1111 отображает изображение или выводит звук.

Приемную систему, показанную на фиг.164 и описанную выше, можно применить в телевизоре (телевизионном приемнике), принимающем телевизионное вещание, соответствующее цифровому широковещанию, или в радиоприемнике, принимающем радиовещание.

Когда кодирование со сжатием по отношению к сигналу, полученному в блоке 1101 получения не выполняется, сигнал, выводимый блоком 1102 декодирования канала передачи, подается в блок вывода 1111.

На фиг.165 изображена блок-схема, иллюстрирующая третий пример конфигурации приемной системы, которую можно применять в приемном устройстве 12.

На чертежах, части, которые соответствуют случаю, показанному на фиг.163, обозначены одинаковыми ссылочными позициями, и их описание, соответственно, будет опущено.

Приемная система, показанная на фиг.165, является общей для случая, показанного на фиг.163, в котором предусмотрены блок 1101 получения и блок 1102 декодирования канала передачи.

Однако приемная система на фиг.165 отличается от случая, показанного на фиг.163, тем, что блок 1103 декодирования источника информации не предусмотрен, и заново предусмотрен блок 1121 записи.

Блок записи 1121 записывает (сохраняет) сигнал (например, TS-пакеты TS MPEG), выводимый блоком 1102 декодирования канала передачи, на носители записи (хранения), такие как оптический диск, жесткий диск (магнитный диск) и флэш-память.

Приемную систему, показанную на фиг.165 и описанную выше, можно применить в записывающем устройстве, которое записывает телевизионное широковещание.

На фиг.165 приемная система сконфигурирована путем обеспечения блока 1103 декодирования источника информации и может записывать сигнал, полученный в результате выполнения процесса декодирования источника информации с помощью блока 1103 декодирования источника информации, иными словами, изображение или звук, полученный в результате декодирования с помощью блока записи 1121.

Другой пример процесса перестановки в новом способе перестановки.

Далее будет описан другой пример процесса перестановки в новом способе перестановки.

Фиг.166 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, можно сгенерировать из таблицы исходных значений матрицы контроля четности на фиг.34.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в 4 группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.166.

В поз.A на фиг.166 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовый бит b2 принадлежит группе кодовых битов Gb3, и кодовые биты b3-b7 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в две группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.166.

В поз.B на фиг.166, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.167 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2.

В правиле назначения на фиг.167 задана информация (Gb1, Gy2, 1), (Gb2, Gy1, 1), (Gb3, Gy2, 1), (Gb4, Gy1, 3) и (Gb4, Gy2, 2) о наборе групп.

Иными словами, в правиле назначения на фиг.167, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 1) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy2, 1) о наборе групп, назначение трех битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, трем битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy1, 3) о наборе групп, и назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy2, 2) о наборе групп.

Фиг.168 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.167.

Иными словами, поз.A на фиг.168 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.167, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексор 25, кодовые биты, записанные в память 31, в которой столбцовое направление×трочное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.168 согласно правилу назначения, показанному на фиг.167.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y0, y3, y4, y5, y2, y1 и y7, соответственно.

Поз.B на фиг.168 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.82, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.168, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y6, y1, y2, y4, y5, y3, y0 и y7, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.167.

Фиг.169 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2.

В этом случае LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, можно сгенерировать из таблицы исходных значений матрицы контроля четности на фиг.35.

В этом случае кодовые биты из (4×2) (= mb) битов, которые считываются из памяти 31 можно сгруппировать в 5 групп кодовых битов Gb1, Gb2, Gb3, Gb4 и Gb5 согласно разностям вероятностей ошибок, как показано поз.A на фиг.169.

В поз.A на фиг.169 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовый бит b2 принадлежит группе кодовых битов Gb3, кодовый бит ЬЗ принадлежит группе Gb4 кодовых битов, и кодовые биты b4-b7 принадлежат группе Gb5 кодовых битов.

Когда способ представляет собой 16QAM, и множитель b равен 2, символьные биты из (4×2) (mb) битов можно сгруппировать в три группы из Gy1 символьных битов и Gy2 согласно разностям вероятностей ошибок, как показано поз.B на фиг.169.

В поз.B на фиг.169 символьные биты y0, y1, y4 и y5 принадлежат группе Gy1, и символьные биты y2, y3, y6 и y7 принадлежат группе Gy2.

Фиг.170 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 16АМ, и множитель b равен 2.

В правиле назначения на фиг.170 задана информация (Gb1, Gy2, 1), (Gb2, Gy1, 1), (Gb3, Gy1, 1), (Gb4, Gy1, 1), (Gb5, Gy2, 3) и (Gb5, Gy1, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.170, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy1, 1) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy1, 1), назначение трех битов из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, трем битам символьных битов из группы символьных битов Gy2, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb5, Gy2, 3) о наборе групп, и назначение одного бита из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb5, Gy1, 1) о наборе групп.

Фиг.171 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.110.

Иными словами, поз.A на фиг.171 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.110, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/((4×2)))×((4×2)) битам, считываются в блоке из (4×2) (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из (4×2) (= mb) битов таким образом, чтобы кодовые биты b0-b7 из (4×2) (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из (4×2) (= mb) битов из 2 (= b) символов, как показано поз.A на фиг.171, например, согласно правилу назначения, показанному на фиг.110.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y7, y5, y4, y0, y3, y1, y2 и y6, соответственно.

Поз.B на фиг.171 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.110, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 16QAM, и множитель b равен 2.

Согласно поз.B на фиг.171, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y3, y4, y5, y0, y6, y1, y2 и y7, соответственно, по отношению к кодовым битам b0-b7 из (4×2) (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.173.

Фиг.172 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 1/3, способ представляет собой 256QAM, и множитель b равен 1.

В этом случае LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, можно сгенерировать из таблицы исходных значений матрицы контроля четности на фиг.34.

В этом случае кодовые биты из 8×1 (= mb) битов, которые считываются из памяти 31 можно сгруппировать в 4 группы кодовых битов Gb1, Gb2, Gb3 и Gb4 согласно разностям вероятностей ошибок, как показано поз.A на фиг.172.

В поз.A на фиг.172 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовый бит b2 принадлежит группе кодовых битов Gb3, и кодовые биты b3 и b4 принадлежат группе Gb4 кодовых битов.

Когда способ представляет собой 256QAM, и множитель b равен 1, символьные биты из 8×1 (mb) битов можно сгруппировать в три группы из Gy1 символьных битов, Gy2, Gy3 и Gy4 согласно разностям вероятностей ошибок, как показано поз.B на фиг.172.

В поз.B на фиг.172 символьные биты y0 и y1 принадлежат группе Gy1, символьные биты y2 и y3 принадлежат группе Gy2, символьные биты y4 и y5 принадлежат группе Gy3, и символьные биты y6 и y7 принадлежат группе Gy4.

Фиг.173 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 256QAM, и множитель b равен 1.

В правиле назначения на фиг.173 задана информация (Gb1, Gy3, 1), (Gb2, Gy2, 1), (Gb3, Gy4, 1), (Gb4, Gy2, 1), (Gb4, Gy1, 2), (Gb4, Gy4, 1) и (Gb4, Gy3, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.173, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy2, 1) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы символьных битов Gy4, имеющей четвертую оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy4, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy2, 1) о наборе групп, назначение двух битов из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy1, 2) о наборе групп, назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы символьных битов Gy4, имеющей четвертую оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy4, 1) о наборе групп, и назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb4, Gy3, 1).

Фиг.174 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.173.

Иными словами, поз.A на фиг.174 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.173, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 256QAM, и множитель b равен 1.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 1/3, способ представляет собой 256QAM, и множитель b равен 1, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(8×1))×(8×1) битов, считываются в блоке из 8×1 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из 8×1 (= mb) битов таким образом, чтобы кодовые биты b0-b7 из 8×1 (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из 8×1 (= mb) битов из 1 (= b) символа, как показано поз.A на фиг.174, например, согласно правилу назначения, показанному на фиг.173.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y5, y2, y6, y3, y1, y7, y4 и y0, соответственно.

Поз.B на фиг.174 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.173, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 1/3, способ представляет собой 256QAM, и множитель b равен 1.

Согласно поз.B на фиг.174, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y4, y2, y7, y3, y0, y5, y6 и y1, соответственно, по отношению к кодовым битам b0-b7 из 8×1 (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.173.

Фиг.175 иллюстрирует группы кодовых битов и группы символьных битов, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 2/5, способ представляет собой 256QAM, и множитель b равен 1.

В данном случае, LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, можно сгенерировать из таблицы исходных значений матрицы контроля четности на фиг.35.

В этом случае кодовые биты из 8×1 (= mb) битов, которые считываются из памяти 31 можно сгруппировать в 5 групп кодовых битов Gb1, Gb2, Gb3, Gb4 и Gb5 согласно разностям вероятностей ошибок, как показано поз.A на фиг.175.

В поз.A на фиг.175 кодовый бит b0 принадлежит группе кодовых битов Gb1, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовый бит b2 принадлежит группе кодовых битов Gb3, кодовый бит ЬЗ принадлежит группе Gb4 кодовых битов, и кодовые биты b4-b7 принадлежат группе Gb5 кодовых битов.

Когда способ представляет собой 256QAM, и множитель b равен 1, символьные биты из 8×1 (mb) битов можно сгруппировать в четыре группы из Gy1 символьных битов, Gy2, Gy3, и Gy4 согласно разностям вероятностей ошибок, как показано поз.B на фиг.175.

В поз.B на фиг.175 символьные биты y0 и y1 принадлежат группе Gy1, символьные биты y2 и y3 принадлежат группе Gy2, символьные биты y4 и y5 принадлежат группе Gy3, и символьные биты y6 и y7 принадлежат группе Gy4.

Фиг.176 иллюстрирует правило назначения, когда LDPC-код представляет собой LDPC-код, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 256QAM, и множитель b равен 1.

В правиле назначения на фиг.176 задана информация (Gb1, Gy3, 1), (Gb2, Gy4, 1), (Gb3, Gy1, 1), (Gb4, Gy3, 1), (Gb5, Gy4, 1), (Gb5, Gy2, 2) и (Gb5, Gy1, 1) о наборе групп.

Иными словами, в правиле назначения на фиг.176, назначение одного бита из кодовых битов из группы Gb1 кодовых битов, имеющей оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb1, Gy3, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb2 кодовых битов, имеющей вторую оптимальную вероятность ошибки, одному биту из символьных битов из группы символьных битов Gy4, имеющей четвертую оптимальную вероятность ошибки, определяется с помощью информации (Gb2, Gy4, 1) о наборе групп, назначение одного бита из кодовых битов из группы кодовых битов Gb3, имеющей третью оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации (Gb3, Gy1, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb4 кодовых битов, имеющей четвертую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy3 символьных битов, имеющей третью оптимальную вероятность ошибки, определяется с помощью информации (Gb4, Gy3, 1) о наборе групп, назначение одного бита из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, одному биту из символьных битов из группы символьных битов Gy4, имеющей четвертую оптимальную вероятность ошибки, определяется с помощью информации (Gb5, Gy4, 1) о наборе групп, назначение двух битов из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, двум битам символьных битов из группы Gy2 символьных битов, имеющей вторую оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb5, Gy2, 2), и назначение одного бита из кодовых битов из группы Gb5 кодовых битов, имеющей пятую оптимальную вероятность ошибки, одному биту из символьных битов из группы Gy1 символьных битов, имеющей оптимальную вероятность ошибки, определяется с помощью информации о наборе групп (Gb5, Gy1, 1).

Фиг.177 иллюстрирует пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.176.

Иными словами, поз.A на фиг.177 иллюстрирует первый пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.176, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 256QAM, и множитель b равен 1.

Когда LDPC-код представляет собой LDPC-код, в котором длина кода N составляет 16200 битов, и скорость кодирования составляет 2/5, способ представляет собой 256QAM, и множитель b равен 1, в демультиплексоре 25, кодовые биты, записанные в память 31, в которой столбцовое направление×строчное направление равно (16200/(8×1))×(8×1) битов, считываются в блоке из 8×1 (= mb) битов в строчном направлении и подаются в блок 32 перестановки (фиг.18 и 19).

Блок 32 перестановки выполняет перестановку кодовых битов b0-b7 из 8×1 (= mb) битов таким образом, чтобы кодовые биты b0-b7 из 8×1 (= mb) битов, считанные из памяти 31, назначались символьным битам y0-y7 из 8×1 (= mb) битов из 1 (= b) символа, как показано поз.A на фиг.177, например, согласно правилу назначения, показанному на фиг.176.

Иными словами, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y4, y6, y0, y5, y7, y3, y1 и y2, соответственно.

Поз.B на фиг.177 иллюстрирует второй пример перестановки кодовых битов согласно правилу назначения, показанному на фиг.176, когда LDPC-код представляет собой LDPC-код DVB-S.2, в котором длина кода N равна 16200 битам, и скорость кодирования составляет 2/5, способ представляет собой 256QAM, и множитель b равен 1.

Согласно поз.B на фиг.177, блок 32 перестановки выполняет перестановку для назначения кодовых битов b0, b1, b2, b3, b4, b5, b6 и b7 символьным битам y4, y6, y1, y5, y3, y2, y0 и y7, соответственно, по отношению к кодовым битам b0-b7 из 8×1 (= mb) битов, считанным из памяти 31, согласно правилу назначения, показанному на фиг.176.

Далее можно выполнить ряд процессов, описанных выше, с помощью аппартных средств или программного обеспечения. В случае, когда ряд процессов выполняется с помощью программного обеспечения, программа, конфигурирующая программное обеспечение устанавливается в компьютер общего назначения.

Таким образом, фиг.178 иллюстрирует пример конфигурации варианта осуществления компьютера, в котором установлена программа, исполняющая ряд процессов.

Программу можно предварительно записать на жесткий диск 705 и в ПЗУ 703 (ROM), соответствующее носителям записи, встроенным в компьютер.

Альтернативно, программу можно временно или постоянно сохранить (записать) на съемные носители 711 записи, такие как гибкий диск, CD-ROM (ПЗУ на компакт-диске), МО (магнитооптический) диск, DVD (цифровой универсальный диск), магнитный диск и полупроводниковая память. Съемные носители 711 записи можно выполнить в виде так называемого пакета программного обеспечения.

Программа устанавливается в компьютер со съемных носителей 711 записи. В добавление к этому, программу можно передать на компьютер посредством загрузки сайта с помощью беспроводной связи через искусственный спутник, предназначенный для цифрового спутникового широковещания, или можно передать в компьютер с помощью проводной связи через сеть, такую как LAN (локальная сеть) или Интернет. Компьютер может принять программу, переданную, как описано выше, с помощью блока 708 связи, и установить программу на встроенный жесткий диск 705.

Компьютер включает в себя ЦПУ (центральное процессорное устройство) 702 (CPU), встроенное в него. Интерфейс 710 ввода/вывода соединен с ЦПУ 702 через шину 701. Если пользователь работает с блоком ввода 707, выполненным с возможностью использования клавиатуры, мыши и микрофона, и команда вводится через интерфейс 710 ввода/вывода, ЦПУ 702 выполняет программу, которая хранится в ПЗУ (постоянном запоминающем устройстве) 703, согласно команде. Альтернативно, ЦПУ 702 загружает программу, которая хранится на жестком диске 705, программу, переданную со спутника или по сети, принятую с помощью блока 708 связи и установленную на жестком диске 705, или программу, считанную со съемных носителей 711 записи, которые устанавливаются в приводе 709, и установленную на жестком диске 705, в ОЗУ (оперативное запоминающее устройство) 704 (RAM) и выполняет программу. Таким образом, ЦПУ 702 выполняет процесс согласно схеме последовательности операций, описанной выше, или процесс, выполняемый посредством конфигураций блок-схем, описанных выше. В добавление к этому, ЦПУ 702 выводит результат процесса из блока 706 вывода, сконфигурированного с использованием ЖКД (жидкокристаллического дисплея) (LCD) или громкоговорителя, передает результат процесса из блока 708 связи, и записывает результат процесса на жесткий диск 705 при необходимости через интерфейс 710 ввода/вывода.

В настоящем описании не обязательно обрабатывать этапы процесса, описывающие программу, которая побуждает компьютер исполнять различные процессы во временной последовательности согласно порядку, описанному в качестве схем последовательностей операций, и в него также включены процессы, выполняемые параллельно или отдельно (например, параллельный процессы или процессы, использующий объект).

Программу можно обработать с помощью одного компьютера или можно обработать с помощью множества компьютеров в распределенной манере. Программу можно передать в удаленный компьютер и можно исполнить.

Предпочтительные варианты осуществления настоящего изобретения были описаны выше со ссылкой на сопроводительные чертежи, хотя настоящее изобретение не ограничивается, конечно, вышеописанными примерами. Специалисты в данной области техники могут найти различные изменения и модификации в пределах объема прилагаемой формулы изобретения, и следует понимать, что они явным образом попадают в рамки данного изобретения.

Настоящую технологию можно также сконфигурировать так, представлено ниже.

Передающее устройство в случае, в котором скорость кодирования составляет 1/3, и способ модуляции представляет собой 256QAM

Устройство обработки данных, содержащее:

блок кодирования для выполнения LDPC-кодирования, при этом длина кода составляет 16200 битов, а скорость кодирования составляет 1/3, на основе матрицы контроля четности LDPC-кода; и

блок перестановки для выполнения перестановки кодовых битов кодированного LDPC-кода с символьными битами символа, соответствующего любой одной из 256 сигнальных точек, определенных с помощью 256QAM,

причем кодированный LDPC-код включает в себя информационные биты четности,

а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,

при этом область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности,

а таблица исходных значений матрицы контроля четности представляет собой таблицу, представляющую позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912

8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575

3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291

2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420

6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306

1505 5682 7778

7172 6830 6623

7281 3941 3505

10270 8669 914

3622 7563 9388

9930 5058 4554

4844 9609 2707

6883 3237 1714

4768 3878 10017

10127 3334 8267, и

при этом, когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены одному символу, а блок перестановки выполнен с возможностью установки (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов одного символа в качестве бита y#i и выполняет перестановку битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y5, y2, y6, y3, y1, y7, y4 и y0, соответственно.

Передающее устройство в случае, в котором скорость кодирования составляет 2/5, и способ модуляции представляет собой 256QAM

Устройство обработки данных, содержащее:

блок кодирования для выполнения LDPC-кодирования, при этом длина кода составляет 16200 битов, и скорость кодирования составляет 2/5, на основе матрицы контроля четности LDPC-кода; и

блок перестановки для выполнения перестановки кодовых битов кодированного LDPC-кода с символьными битами символа, соответствующего любой одной из 256 сигнальных точек, определенных с помощью 256QAM,

причем кодированный LDPC-код включает в себя информационные биты четности,

а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,

при этом область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности,

а таблица исходных значений матрицы контроля четности представляет собой таблицу, представляющую позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658

5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016

3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931

4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254

4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963

9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134

1652 8171 1435

3366 6543 3745

9286 8509 4645

7397 5790 8972

6597 4422 1799

9276 4041 3847

8683 7378 4946

5348 1993 9186

6724 9015 5646

4502 4439 8474

5107 7342 9442

1387 8910 2660, и

при этом, когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены одному символу, а блок перестановки выполнен с возможностью установки (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов одного символа в качестве бита y#i и выполняет перестановку битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y4, y6 y0, y5, y7, y3, y1 и y2, соответственно.

Приемное устройство в случае, в котором скорость кодирования составляет 1/3 и способ модуляции представляет собой 256QAM

Устройство обработки данных, содержащее:

блок обратной перестановки для выполнения перестановки символьных битов символа, соответствующего любой одной из 256 сигнальных точек, определенных с помощью 256QAM, с кодовыми битами LDPC-кода, имеющего длину кода, составляющую 16200 битов и скорость кодирования, составляющую 1/3; и

блок декодирования для декодирования LDPC-кода с выполненной перестановкой с помощью блока обратной перестановки, на основе матрицы контроля четности LDPC-кода,

при этом блок обратной перестановки выполнен с возможностью установки, когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены одному символу (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов одного символа в качестве бита y#i и выполнения перестановки битов y5, y2, y6, y3, y1, y7, y4 и y0 с битами b0, b1, b2, b3, b4, b5, b6 и b7, соответственно,

причем LDPC-код включает в себя информационные биты четности,

а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,

при этом область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности, и

а таблица исходных значений матрицы контроля четности представляет собой таблицу, представляющую позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912

8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575

3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291

2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420

6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306

1505 5682 7778

7172 6830 6623

7281 3941 3505

10270 8669 914

3622 7563 9388

9930 5058 4554

4844 9609 2707

6883 3237 1714

4768 3878 10017

10127 3334 8267.

Приемное устройство в случае, в котором Скорость кодирования составляет 2/5 и способ модуляции представляет собой 256QAM

Устройство обработки данных, содержащее:

блок обратной перестановки для выполнения перестановки символьных битов символа, соответствующего любой одной из 256 сигнальных точек, определенных с помощью 256QAM с кодовыми битами LDPC-кода, имеющего длину кода, составляющую 16200 битов, и скорость кодирования, составляющую 2/5; и

блок декодирования для декодирования LDPC-кода с перестановкой выполненной блоком обратной перестановки, на основе матрицы контроля четности LDPC-кода,

при этом блок обратной перестановки выполнен с возможностью установки, когда кодовые биты из 8 битов, сохраненные в восьми запоминающих устройствах, имеющих объем памяти 16200/8 битов, и побитно считанные из соответствующих запоминающих устройств, назначены одному символу (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов одного символа в качестве бита y# и выполнения перестановки битов y4, y6, y0, y5, y7, y3, y1 и y2 с битами b0, b1, b2, b3, b4, b5, b6 и b7, соответственно,

причем LDPC-код включает в себя информационные биты четности,

а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,

при этом область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности, а

таблица исходных значений матрицы контроля четности представляет собой таблицу, представляющую позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:

5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658

5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016

3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931

4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254

4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963

9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134

1652 8171 1435

3366 6543 3745

9286 8509 4645

7397 5790 8972

6597 4422 1799

9276 4041 3847

8683 7378 4946

5348 1993 9186

6724 9015 5646

4502 4439 8474

5107 7342 9442

1387 8910 2660.

Перечень ссылочных позиций

11 передающее устройство

12 приемное устройство

23 перемежитель четности

24 перемежитель с закручиванием столбцов

25 демультиплексор

31 память

32 блок перестановки

54 мультиплексор

55 перемежитель с закручиванием столбцов

111 мультиплексор с адаптацией режима

112 устройство заполнения

113 BB-скремблер

114 BCH-кодер

115 LDPC-кодер

116 битовый перемежитель

117 QAM-кодер

118 временной перемежитель

119 MISO/MIMO-кодер

120 частотный перемежитель

121 BCH-кодер

122 LDPC-кодер

123 QAM-кодер

124 частотный перемежитель

131 формирователь кадров/блок назначения ресурсов

132 блок генерирования OFDM

151 операционный блок OFDM

152 блок управления кадрами

153 частотный деперемежитель

154 QAM-декодер

155 LDPC-декодер

156 BCH-декодер

161 частотный деперемежитель

162 MISO/MIMO-декодер

163 временной деперемежитель

164 QAM-декодер

165 битовый деперемежитель

166 LDPC-декодер

167 BCH декодер

168 BB-дескремблер

169 блок удаления нулей

170 демультиплексор

300 память для хранения данных ребер графа

301 селектор

302 блок вычисления проверочного узла

303 схема циклического сдвига

304 память для хранения данных ребер графа

305 селектор

306 память данных приема

307 блок вычисления переменного узла

308 схема циклического сдвига

309 блок вычисления слова декодирования

310 блок перегруппировки данных приема

311 блок перегруппировки данных декодированныя

601 блок процесса кодирования

602 запоминающее устройство

611 блок установки скорости кодирования

612 блок считывания таблицы исходных значений

613 блок генерирования матрицы контроля четности

614 блок считывания информационных битов

615 операционный блок кодирования четности

616 блок управления

701 шина

702 ЦПУ

703 ПЗУ

704 ОЗУ

705 жесткий диск

706 блок вывода

707 блок ввода

708 блок связи

709 привод

710 интерфейс ввода/вывода

711 съемные носители записи

1001 блок обратной перестановки

1002 память

1011 четности деперемежителя

1101 блок получения

1102 блок декодирования канала передачи

1103 блок декодирования источника информации

1111 блок вывода

1121 блок записи

Группа изобретений относится к области передачи данных и может быть использована для кодирования/декодирования с использованием LDPC-кода. Техническим результатом является повышение устойчивости к ошибке данных. LDPC-код, имеющий кодовую длину, равную 16200 битов, и скорость кодирования, равную 1/3, модулируется с помощью 16QAM, если кодовый бит из 4×2 битов и (i+1)-ый бит из наиболее значимого бита символьных битов из 4×2 битов двух последовательных символов установлены в битах b#i и y#i, при этом демультиплексор выполняет перестановку для назначения битов b0, b1, b2, b3, b4, b5, b6 и b7 битам y6, y0, y3, y4, y5, y2, y1 и y7 соответственно. 8 н.п. ф-лы, 178 ил.

1. Устройство обработки данных, содержащее:
блок кодирования для выполнения, на основании матрицы контроля четности LDPC-кода, LDPC-кодирования, при этом длина кода составляет 16200 битов, а скорость кодирования составляет 1/3; и
блок перестановки для выполнения перестановки кодовых битов кодированного LDPC-кода с символьными битами символа, соответствующего любой из 16 сигнальных точек, определенных с помощью 16QAM,
при этом кодированный LDPC-код включает в себя информационные биты и биты четности,
а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,
причем область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности,
а таблица исходных значений матрицы контроля четности является таблицей, представляющей позиции элементов 1 в области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:
416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912
8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575
3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291
2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420
6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306
1505 5682 7778
7172 6830 6623
7281 3941 3505
10270 8669 914
3622 7563 9388
9930 5058 4554
4844 9609 2707
6883 3237 1714
4768 3878 10017
10127 3334 8267, и
при этом блок перестановки выполнен с возможностью установки, при назначении двум последовательным символам, кодовых бит из 8 битов, сохраненных в восьми запоминающих блоках, имеющих объем памяти 16200/8 битов, и побитно считанных из соответствующих запоминающих блоков, (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов, в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и с возможностью осуществления перестановки битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y6, y0, y3, y4, y5, y2, y1 и y7 соответственно.

2. Устройство обработки данных, содержащее:
блок кодирования для выполнения, на основе матрицы контроля четности LDPC-кода, LDPC-кодирования, при этом длина кода составляет 16200 битов, а скорость кодирования составляет 2/5; и
блок перестановки для выполнения перестановки кодовых битов кодированного LDPC-кода с символьными битами символа, соответствующего любой из 16 сигнальных точек, определенных с помощью 16QAM,
при этом кодированный LDPC-код включает в себя информационные биты и биты четности,
а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,
причем область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности,
а таблица исходных значений матрицы контроля четности является таблицей, представляющей позиции элементов 1 в области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:
5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658
5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016
3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931
4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254
4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963
9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134
1652 8171 1435
3366 6543 3745
9286 8509 4645
7397 5790 8972
6597 4422 1799
9276 4041 3847
8683 7378 4946
5348 1993 9186
6724 9015 5646
4502 4439 8474
5107 7342 9442
1387 8910 2660, и
при этом блок перестановки выполнен с возможностью установки, при назначении двум последовательным символам, кодовых битов из 8 битов, сохраненных в восьми запоминающих блоках, имеющих объем памяти 16200/8 битов, и побитно считанных из соответствующих запоминающих блоков, (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и с возможностью осуществления перестановки битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y7, y5 y4, y0, y3, y1, y2 и y6 соответственно.

3. Способ обработки данных, содержащий:
этап кодирования, на котором выполняют, на основе матрицы контроля четности LDPC-кода, LDPC-кодирование, при этом длина кода составляет 16200 битов, и скорость кодирования составляет 1/3; и
этап перестановки, на котором выполняют перестановку кодовых битов кодированного LDPC-кода с символьными битами символа, соответствующего любой из 16 сигнальных точек, определенных с помощью 16QAM,
при этом кодированный LDPC-код включает в себя информационные биты и биты четности,
а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,
причем область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности,
а таблица исходных значений матрицы контроля четности является таблицей, представляющей позиции элементов 1 в области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:
416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912
8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575
3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291
2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420
6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306
1505 5682 7778
7172 6830 6623
7281 3941 3505
10270 8669 914
3622 7563 9388
9930 5058 4554
4844 9609 2707
6883 3237 1714
4768 3878 10017
10127 3334 8267, и
при этом этап перестановки содержит установку, при назначении двум последовательным символам, кодовых битов из 8 битов, сохраненных в восьми запоминающих блоках, имеющих объем памяти 16200/8 битов, и побитно считанных из соответствующих запоминающих блоков, (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов, в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и перестановку битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y6, y0, y3, y4, y5, y2, y1 и y7 соответственно.

4. Способ обработки данных, содержащий:
этап кодирования, на котором выполняют, на основе матрицы контроля четности LDPC-кода, LDPC-кодирование, при этом длина кода составляет 16200 битов, а скорость кодирования составляет 2/5; и
этап перестановки, на котором выполняют перестановку кодовых битов кодированного LDPC-кода с символьными битами символа, соответствующего любой из 16 сигнальных точек, определенных с помощью 16QAM,
при этом кодированный LDPC-код включает в себя информационные биты и биты четности,
а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,
причем область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности,
а таблица исходных значений матрицы контроля четности является таблицей, представляющей позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:
5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658
5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016
3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931
4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254
4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963
9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134
1652 8171 1435
3366 6543 3745
9286 8509 4645
7397 5790 8972
6597 4422 1799
9276 4041 3847
8683 7378 4946
5348 1993 9186
6724 9015 5646
4502 4439 8474
5107 7342 9442
1387 8910 2660, и
при этом этап перестановки содержит установку, при назначении двум последовательным символам, кодовых битов из 8 битов, сохраненных в восьми запоминающих блоках, имеющих объем памяти 16200/8 битов, и побитно считанных из соответствующих запоминающих блоков, (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов, в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и перестановку битов b0, b1, b2, b3, b4, b5, b6 и b7 с битами y7, y5 y4, y0, y3, y1, y2 и y6 соответственно.

5. Устройство обработки данных, содержащее:
блок обратной перестановки для выполнения перестановки символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных с помощью 16QAM, с кодовыми битами LDPC-кода, при этом длина кода составляет 16200 битов, а скорость кодирования составляет 1/3; и
блок декодирования для декодирования, на основе матрицы контроля четности LDPC-кода, LDPC-кода с перестановкой, выполненной блоком обратной перестановки,
при этом блок обратной перестановки выполнен с возможностью установки, при назначении двум последовательным символам, кодовых битов из 8 битов, сохраненных в восьми запоминающих блоках, имеющих объем памяти 16200/8 битов, и побитно считанных из соответствующих запоминающих блоков, (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов, в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов в качестве бита y#i и с возможностью осуществления перестановки битов y6, y0, y3, y4, y5, y2, y1 и y7 с битами b0, b1, b2, b3, b4, b5, b6 и b7 соответственно,
при этом LDPC-код включает в себя информационные биты и биты четности,
а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,
причем область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности, а
таблица исходных значений матрицы контроля четности является таблицей, представляющей позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:
416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912
8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575
3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291
2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420
6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306
1505 5682 7778
7172 6830 6623
7281 3941 3505
10270 8669 914
3622 7563 9388
9930 5058 4554
4844 9609 2707
6883 3237 1714
4768 3878 10017
10127 3334 8267.

6. Устройство обработки данных, содержащее:
блок обратной перестановки для выполнения перестановки символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных с помощью 16QAM, с кодовыми битами LDPC-кода, при этом длина кода составляет 16200 битов, а скорость кодирования составляет 2/5; и
блок декодирования для декодирования LDPC-кода с перестановкой, выполненной блоком обратной перестановки, на основе матрицы контроля четности LDPC-кода,
при этом блок обратной перестановки выполнен с возможностью установки, при назначении двум последовательным символам, кодовых битов из 8 битов, сохраненных в восьми запоминающих блоках, имеющих объем памяти 16200/8 битов, и побитно считанных из соответствующих запоминающих блоков, (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов, в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов, в качестве бита y#i и с возможностью осуществления перестановки битов y7, y5, y4, y0, y3, y1, y2 и y6 с битами b0, b1, b2, b3, b4, b5, b6 и b7 соответственно,
при этом LDPC-код включает в себя информационные биты и биты четности,
а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,
причем область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности, а
таблица исходных значений матрицы контроля четности является таблицей, представляющей позиции элементов 1 области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:
5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658
5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016
3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931
4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254
4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963
9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134
1652 8171 1435
3366 6543 3745
9286 8509 4645
7397 5790 8972
6597 4422 1799
9276 4041 3847
8683 7378 4946
5348 1993 9186
6724 9015 5646
4502 4439 8474
5107 7342 9442
1387 8910 2660.

7. Способ обработки данных, содержащий:
этап обратной перестановки, на котором выполняют перестановку символьных битов символа, соответствующего любой из 16 сигнальных точек, определенных с помощью 16QAM, с кодовыми битами LDPC-кода, при этом длина кода составляет 16200 битов, а скорость кодирования составляет 1/3; и
этап декодирования, на котором декодируют, на основе матрицы контроля четности LDPC-кода, LDPC-код с перестановкой, выполненной на этапе обратной перестановки,
при этом этап обратной перестановки содержит установку, при назначении двум последовательным символам, кодовых битов из 8 битов, сохраненных в восьми запоминающих блоках, имеющих объем памяти 16200/8 битов, и побитно считанных из соответствующих запоминающих блоках, (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов, в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов, в качестве бита y#i и перестановку битов y6, y0, y3, y4, y5, y2, y1 и y7 с битами b0, b1, b2, b3, b4, b5, b6 и b7 соответственно,
при этом LDPC-код включает в себя информационные биты и биты четности,
а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам и область матрицы четности, соответствующую битам четности,
причем область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности, а
таблица исходных значений матрицы контроля четности является таблицей, представляющей позиции элементов 1 в области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:
416 8909 4156 3216 3112 2560 2912 6405 8593 4969 6723 6912
8978 3011 4339 9312 6396 2957 7288 5485 6031 10218 2226 3575
3383 10059 1114 10008 10147 9384 4290 434 5139 3536 1965 2291
2797 3693 7615 7077 743 1941 8716 6215 3840 5140 4582 5420
6110 8551 1515 7404 4879 4946 5383 1831 3441 9569 10472 4306
1505 5682 7778
7172 6830 6623
7281 3941 3505
10270 8669 914
3622 7563 9388
9930 5058 4554
4844 9609 2707
6883 3237 1714
4768 3878 10017
10127 3334 8267.

8. Способ обработки данных, содержащий:
этап обратной перестановки, на котором выполняют перестановку символьных битов символа, соответствующего любой одной из 16 сигнальных точек, определенных с помощью 16QAM, с кодовыми битами LDPC-кода, при этом длина кода составляет 16200 битов, а скорость кодирования составляет 2/5; и
этап декодирования, на котором декодируют, на основе матрицы контроля четности LDPC-кода, LDPC-код с перестановкой, выполненной на этапе обратной перестановки,
при этом этап обратной перестановки содержит установку, при назначении двум последовательным символам кодовых битов из 8 битов, сохраненных в восьми запоминающих блоках, имеющих объем памяти 16200/8 битов, и побитно считанных из соответствующих запоминающих блоков, (#i+1)-го бита из наиболее значимого бита кодовых битов из 8 битов, в качестве бита b#i и (#i+1)-го бита из наиболее значимого бита символьных битов из 8 битов из двух символов, в качестве бита y#i и перестановку битов y7, y5, y4, y0, y3, y1, y2 и y6 с битами b0, b1, b2, b3, b4, b5, b6 и b7 соответственно,
при этом LDPC-код включает в себя информационные биты и биты четности,
а матрица контроля четности включает в себя область информационной матрицы, соответствующую информационным битам, и область матрицы четности, соответствующую битам четности,
причем область информационной матрицы представлена с помощью таблицы исходных значений матрицы контроля четности, а
таблица исходных значений матрицы контроля четности является таблицей, представляющей позиции элементов 1 в области информационной матрицы для каждых 360 столбцов, и сконфигурирована следующим образом:
5650 4143 8750 583 6720 8071 635 1767 1344 6922 738 6658
5696 1685 3207 415 7019 5023 5608 2605 857 6915 1770 8016
3992 771 2190 7258 8970 7792 1802 1866 6137 8841 886 1931
4108 3781 7577 6810 9322 8226 5396 5867 4428 8827 7766 2254
4247 888 4367 8821 9660 324 5864 4774 227 7889 6405 8963
9693 500 2520 2227 1811 9330 1928 5140 4030 4824 806 3134
1652 8171 1435
3366 6543 3745
9286 8509 4645
7397 5790 8972
6597 4422 1799
9276 4041 3847
8683 7378 4946
5348 1993 9186
6724 9015 5646
4502 4439 8474
5107 7342 9442
1387 8910 2660.