ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2022 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (патент РФ 2517720, кл. G06F 7/57, 2014 г.; патент РФ 2549158, кл. G06F 7/57, 2015 г.; патент РФ 2559708, кл. G06F 7/57, 2015 г.), которые содержат мажоритарные элементы и реализуют любую из простых симметричных булевых функций τ₁, τ_(n-)/2, τ_(n+1)/2, τ_(n+3)/2, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₁, τ_(n-)/2, τ_(n+1)/2, τ_(n+3)/2, τ_n при n=7.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2629451, кл. G06F 7/57, 2017 г.), который содержит мажоритарные элементы и реализует любую из простых симметричных булевых функций τ₁, τ_(n-)/2, τ_(n+1)/2, τ_(n+3)/2, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ₁, τ_(n-)/2, τ_(n+1)/2, τ_(n+3)/2, τ_n при n=7.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ₁, τ_(n-)/2, τ_(n+1)/2, τ_(n+3)/2, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, выход третьего и первый вход пятого мажоритарных элементов соединены соответственно с вторым входом четвертого мажоритарного элемента и первым настроечным входом логического преобразователя, особенность заключается в том, что в него дополнительно введены три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий вход i-го , третьи входы четвертого, пятого и j-й вход k-го мажоритарных элементов соединены соответственно с выходами (i-2)-го, первого, второго мажоритарных элементов и j-м входом k-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, j-й вход шестого, вторые входы пятого, восьмого и второй вход седьмого мажоритарных элементов соединены соответственно с выходами j-го, четвертого, седьмого мажоритарных элементов и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй, третий входы третьего, j-й вход (i-6)-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выход восьмого мажоритарного элемента соединены соответственно с выходами первого, второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, (3×i-20+j)-м информационным входом и выходом логического преобразователя, первый, второй, третий настроечные и первый информационный входы которого соединены соответственно с первыми входами четвертого, седьмого, восьмого и третьего мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₈ и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 2₁, 2₂, 2₃, причем второй вход элемента 1₄, третьи входы элементов 1_i , 1₄, 1₅ и j-й вход элемента 1_k соединены соответственно с выходами элементов 1₃, 1_i-2, 1₁, 1₂ и j-м входом элемента 2_k, j-й вход элемента 1₆, вторые входы элементов 1₅, 1₇, 1₈ и первый вход элемента 1₄ соединены соответственно с выходами элементов 1_j, 1₄, 2₃, 1₇ и первым входом элемента 1₅, а второй, третий входы элемента 2₃, j-й вход элемента 2_i-6 и выход элемента 1₈ соединены соответственно с выходами элементов 2₁, 2₂, (3×i-20+j)-ым информационным входом и выходом логического преобразователя, первый, второй, третий настроечные и первый информационный входы которого соединены соответственно с первыми входами элементов 1₄, 1₇, 1₈ и 2₃.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, седьмой информационные и первый, второй, третий настроечные входы подаются соответственно двоичные сигналы и сигналы константной настройки. В представленных ниже табл. 1 и табл. 2 приведены соответственно значения внутренних сигналов предлагаемого логического преобразователя, полученные для всех возможных наборов значений сигналов и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов x₁, z₁, …, z₄ при 1) ƒ₁=ƒ₂=ƒ₃=1; 2) ƒ₁=ƒ₃=1, ƒ₂=0; 3) ƒ₁=ƒ₂=0, ƒ₃=1; 4) ƒ₁=ƒ₃=0, ƒ₂=1; 5) ƒ₁=ƒ₂=ƒ₃=0.

Если ƒ₁=ƒ₂=ƒ₃=1 либо ƒ₁=ƒ₃=1, ƒ₂=0 либо ƒ₁=ƒ₂=0, ƒ₃=1 либо ƒ₁=ƒ₃=0, ƒ₂=1 либо ƒ₁=ƒ₂=ƒ₃=0, то согласно табл. 1, табл. 2 имеем

где τ₁, τ₃, τ₄, τ₅, τ₇ есть простые симметричные булевы функции семи аргументов x₁, …, х₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций τ₁, τ_(n-)/2, τ_(n+1)/2, τ_(n+3)/2, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении реализации любой из простых симметричных булевых функций. Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический преобразователь содержит восемь мажоритарных элементов (1₁, …, 1₈) и три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (2₁, 2₂, 2₃). За счет указанных элементов и новой схемы их соединения обеспечивается реализация любой из простых симметричных булевых функций τ₁, τ_(n-1)/2, τ_(n+1)/2, τ_(n+3)/2, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7. 1 ил., 2 табл.

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, причем выход третьего и первый вход пятого мажоритарных элементов соединены соответственно с вторым входом четвертого мажоритарного элемента и первым настроечным входом логического преобразователя, отличающийся тем, что в него дополнительно введены три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий вход i-го, третьи входы четвертого, пятого и j-й вход k-го мажоритарных элементов соединены соответственно с выходами (i-2)-го, первого, второго мажоритарных элементов и j-м входом k-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, j-й вход шестого, вторые входы пятого, восьмого и второй вход седьмого мажоритарных элементов соединены соответственно с выходами j-го, четвертого, седьмого мажоритарных элементов и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй, третий входы третьего, j-й вход (i-6)-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выход восьмого мажоритарного элемента соединены соответственно с выходами первого, второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, (3×i-20+j)-м информационным входом и выходом логического преобразователя, первый, второй, третий настроечные и первый информационный входы которого соединены соответственно с первыми входами четвертого, седьмого, восьмого и третьего мажоритарных элементов.