Ячейка оперативного запоминающего устройства Российский патент 2019 года по МПК G11C11/40 

Изобретение относится к области микроэлектроники и может быть использовано в ячейках памяти статического оперативного запоминающего устройства (ОЗУ) специализированных полупроводниковых интегральных схем.

Наиболее распространенные ячейки ОЗУ используют в качестве запоминающего элемента триггер, образованный двумя инверторами и соединенный с входными и выходными разрядными шинами проходными ключами на основе транзисторов n-типа или p-типа. Количество разрядных шин и их направленность могут меняться. Так, в ячейке (патент США №673156, МПК G11C11/412; G11C7/10; G11C8/16, опубл. 04.05.2004 г.) используется две входные и две выходные разрядные шины, каждая из которых соединена с запоминающим элементом через проходной ключ. Ячейка обладает малой занимаемой площадью в составе интегральной схемы, низким потреблением и высоким быстродействием. Однако из-за состязательности сигналов в триггере в режиме записи существует вероятность потери данных во время операции чтения и обязательное условие предзаряда шин данных перед чтением.

В патенте США №4833648 (МПК G11C11/41; G11C8/16, опубл. 23.05.1989 г.) в ОЗУ в запоминающий элемент (триггер) введена дополнительная обратная связь с проходным ключом между входом первого инвертора и выходом второго инвертора. Проходной ключ замыкается во время операции чтения, подтверждая ранее записанные данные, и размыкается во время операции записи. По сравнению с шеститранзисторной ячейкой преимуществом данной схемы является отсутствие состязательности в момент записи между новыми и старыми данными, недостатком – необходимость введения новой шины управления проходным ключом. Для чтения данных на выходе ячейки используются биполярные транзисторы. Таким образом, для реализации памяти на основе описанной ячейки необходимо наличие Би-КМОП технологии.

В двухпортовой ячейке (патент США №6992947, МПК G11C8/00;G11C8/16; Н03К19/177, опубл. 31.01.2006 г.) используются проходные ключи для записи данных, управляемые сигналами выбора столбца и строки, и проходные ключи для чтения данных, управляемые сигналом выбора строки. Между запоминающим элементом ячейки (триггером) и проходными ключами для чтения подключены транзисторы. Двухкоординатная выборка по строке и столбцу во время операции записи исключает побочное считывание всей строки, свойственное шеститранзисторной ячейке. Запоминающий элемент ячейки памяти изолирован от влияния выходной шины данных во время операции чтения. Наличие состязательности во время записи между старыми и новыми данными является недостатком указанной ячейки.

В ячейке, описанной в заявке США №20090086541 (МПК G11C16/06, опубл. 02.04.2009 г.) применено разнесение входной и выходной шин данных. Во время операции записи данные усиливаются входным инвертором непосредственно в ячейке и через комплементарный проходной ключи передаются в триггер. Для чтения используется выходной инвертор с третьим состоянием, управляемый сигналом чтения. Благодаря этому запоминающий элемент изолирован от влияния выходной сигнальной шины, диапазон выходного сигнала соответствует напряжению питания схемы. Недостатком схемы является наличие состязательности между старыми и новыми данными во время операции записи.

Наиболее близким по совокупности существенных признаков (прототипом) изобретения является техническое решение, изложенное в патенте РФ №2507611 (МПК G11C11/40, опубл. 20.09.2012 г.). Ячейка состоит из пар n-типа и р-типа МОП транзисторов, соединенных между собой, с шиной источника питания, адресными и разрядными шинами. Указанная ячейка является двухпортовой и обладает повышенной сбоеустойчивостью, однако диапазон ее выходного напряжения ниже напряжения питания, из-за чего требуется применение специальных схем усиления.

Существенными признаками прототипа, совпадающими с признаками заявляемого изобретения, являются: наличие трёх последовательно соединенных инверторов, причем вход первого инвертора соединен входной шиной данных через первый проходной ключ записи данных, выполненный из двух последовательно включенных транзисторов, затворы которых соединены адресной шиной записи и адресной шиной выбора столбца; выход первого инвертора соединен с входом второго инвертора; выход второго инвертора соединен с входом первого инвертора через схему подтверждения записанных данных, выполненную виде двух параллельно соединенных комплементарных проходных ключей, один из которых соединен с прямым и инверсным входами адресной шины записи, а другой соединен с прямым и инверсным входами адресной шины выбора столбца; вход третьего инвертора соединен с выходом второго инвертора.

Технической проблемой является увеличение количества разрядных шин до двух выходных, увеличение количества абонентов устройства с сохранением высоких эксплуатационных характеристик. Технический результат заключается в улучшении выходных характеристик, а именно: в увеличении диапазона выходного напряжения ячейки до уровня питающего напряжения при сохранении повышенной сбоеустойчивости, также увеличивается мощность и уровень выходного сигнала, обеспечивается неразрушающее считывание.

Во время операции считывания используются стандартные цифровые элементы, что исключает необходимость использования специальные схемы усиления сигнала.

Для достижения вышеуказанных технических результатов ячейка оперативного запоминающего устройства выполнена, содержащей три последовательно соединенных инвертора, вход первого инвертора соединен входной шиной данных через первый проходной ключ записи данных, выполненный из двух последовательно включенных транзисторов, затвор одного из которых соединен с адресной шиной записи, а затвор второго транзистора соединен с адресной шиной выбора столбца; выход первого инвертора соединен с входом второго инвертора; выход второго инвертора соединен с входом первого инвертора через схему подтверждения записанных данных, выполненную виде двух параллельно соединенных комплементарных проходных ключей, один из которых соединен с прямым и инверсным входами адресной шины записи, а другой соединен с прямым и инверсным входами адресной шины выбора столбца; вход третьего инвертора соединен с выходом второго инвертора; один выход третьего инвертора соединен с первой выходной разрядной шиной через второй комплементарный проходной ключ, соединенный с прямым и инверсным входами первой адресной шины чтения данных, а другой выход третьего инвертора соединен со второй выходной разрядной шиной через третий комплементарный выходной ключ, соединенный с прямым и инверсным входами второй адресной шины чтения данных.

Второй комплементарный проходной ключ состоит из параллельно соединенных транзистора n-типа и транзистора р-типа, при этом затвор транзистора n-типа соединен с прямым входом первой адресной шины чтения данных, затвор транзистора р-типа соединен с инверсным входом первой адресной шины чтения данных, а третий комплементарный проходной ключ состоит из параллельно соединенных транзистора n-типа и транзистора р-типа, при этом затвор транзистора n-типа соединен с прямым входом второй адресной шины чтения данных, а затвор транзистора р-типа соединен с инверсным входом второй адресной шины чтения данных.

От прототипа предлагаемое устройство отличается тем, что один выход третьего инвертора соединен с первой выходной разрядной шиной через второй комплементарный проходной ключ, соединенный с прямым и инверсным входами первой адресной шины чтения данных, а другой выход третьего инвертора соединен со второй выходной разрядной шиной через третий комплементарный выходной ключ, соединенный с прямым и инверсным входами второй адресной шины чтения данных.

Вышеуказанные технические результаты достигаются тем, что в ячейке третий (выходной) инвертор соединен через комплементарный проходной ключ с первой выходной разрядной шиной и через второй комплементарный проходной ключ со второй выходной разрядной шиной.

Изобретение поясняется следующими материалами:

Фиг.1 - принципиальная схема ячейки оперативного запоминающего устройства.

Устройство содержит последовательно соединенные первый инвертор U1 (транзисторы Т7 и Т8) и второй инвертор U2 (транзисторы Т9 и Т10), образующие элемент памяти (триггер), третий инвертор U3 (транзисторы Т11 и Т12), первый проходной ключ для записи данных (К1), второй проходной комплементарный ключ (К2) для передачи данных на первую выходную разрядную шину, третий комплементарный проходной ключ (К3) для передачи данных на вторую выходную разрядную шину, а также схему подтверждения записанных данных (К4) (фиг.1).

Первый, второй и третий инверторы (U1), (U2), (U3) включены между шиной питания (VCC) и шиной земли (GND). Один вход первого инвертора (U1) соединен через схему подтверждения (К4) с выходом второго инвертора (U2), а другой вход первого инвертора через первый проходной ключ (К1) с входной разрядной шиной (D). Выход первого инвертора (U1) соединен с входом инвертора (U2). Выход второго инвертора (U2) соединен с входом инвертора (U3). Один выход третьего инвертора (U3) через второй проходной ключ (К2) соединен с выходной разрядной шиной (Q1B), а другой выход третьего инвертора через третий проходной ключ (К3) соединен с выходной разрядной шиной (Q2B).

Первый комплементарный проходной ключ записи данных (К1) состоит из последовательно соединенных транзистора (Т1) n-типа и транзистора (Т2) n-типа, при этом затвор транзистора (Т1) соединен с адресной шиной записи (WR), затвор транзистора (Т2) соединен с адресной шиной выбора столбца (CE).

Второй комплементарный проходной ключ (К2) состоит из параллельно включенного транзистора (Т13) n-типа и транзистора (Т14) р-типа, при этом затвор транзистора (Т13) соединен с прямым входом первой адресной шины чтения данных (RD1), затвор транзистора (Т14) соединен с инверсным входом первой адресной шины чтения данных.

Третий комплементарный проходной ключ (К3) состоит из параллельно включенного транзистора (Т15) n-типа и транзистора (Т16) р-типа, при этом затвор транзистора (Т15) соединен с прямым входом второй адресной шины чтения данных (RD2), а затвор транзистора (Т16) соединен с инверсным входом второй адресной шины чтения данных.

Схема подтверждения (К4) состоит из двух параллельно включенных комплементарных проходных ключей, при этом первый ключ образован параллельно включенными транзисторами p-типа (Т3) и n-типа (Т5), второй ключ образован параллельно включенными транзисторами p-типа (Т4) и n-типа (Т6). Транзистор (Т3) соединен с прямым входом адресной шины (WR). Транзистор (Т5) соединен с инверсным входом адресной шины (WRB). Транзистор (Т4) соединен с прямым входом адресной шины выбора столбца (CE). Транзистор (Т6) соединен с инверсным входом адресной шины выбора столбца (CEВ).

Устройство работает следующим образом. В режиме хранения данных в ячейке оперативного запоминающего устройства (далее - ОЗУ) выходы первого и второго инверторов (U1) и (U2) находятся в парафазном состоянии. Схема подтверждения (К4) в этом случае исполняет роль вносящего задержку элемента, обеспечивая защиту от одиночных сбоев. Входная разрядная шина может находиться в активном высоком/низком логическом уровне или в высокоимпедансном состоянии. При этом выходная разрядная шина может находиться в любом состоянии.

В режиме записи данных в ячейку ОЗУ на входной разрядной шине (D) формируется активный высокий/низкий логический уровень. На адресный вход записи (WR) и вход выбора столбца (CE) подается высокий логический уровень. На адресный вход записи (WRВ) и вход выбора столбца (CEВ) подается низкий логический уровень. Данные с входной разрядной шины (D) через проходной ключ (К1) поступают на вход первого инвертора (U1). При этом схема подтверждения (К4) разрывает обратную связь триггера. Как только на один из адресных входов записи (WR) или выбора столбца (CE) подается низкий логический уровень, а на вход записи (WRB) или выбора столбца (CEB) высокий логический уровень, схема подтверждения (К4) подключает обратную связь триггера, входной ключ (К1) закрывается, и наступает состояние хранения.

В режиме чтения данных из ячейки ОЗУ на шину (Q1B) на адресный сигнал чтения (RD1) подается высокий логический уровень, на адресный сигнал чтения (RD1B) подается низкий логический уровень. Данные из триггера через инвертор (U3) и второй проходной ключ (К2) поступает на первую выходную разрядную шину (Q1B). Предварительная зарядка выходной разрядной шины не требуется.

Аналогично осуществляется считывание данных на шину (Q2B). На адресный сигнал чтения (RD2) подается высокий логический уровень, на адресный сигнал чтения (RD2B) подается низкий логический уровень. Данные из триггера через третий инвертор (U3) и третий проходной ключ (К3) поступает на выходную разрядную шину (Q2B).

В режиме чтения данные могут передаваться как на одну из двух выходных разрядных шин, так и на обе шины одновременно.

Применение комплементарных проходных ключей (К2) и (К3) и развязывающего усилителя в виде инвертора (U3) позволяет осуществить неразрушающее считывание и увеличить мощность и уровень выходного сигнала.

Изобретение относится к вычислительной технике. Технический результат заключается в увеличении диапазона выходного напряжения ячейки до уровня питающего напряжения при сохранении повышенной сбоеустойчивости. Ячейка оперативного запоминающего устройства содержит три последовательно соединенных инвертора, первый проходной ключ записи данных, выполненный из двух последовательно включенных транзисторов, схему подтверждения записанных данных, выполненную в виде двух параллельно соединенных комплементарных проходных ключей, один из которых соединен с прямым и инверсным входами адресной шины записи, а другой соединен с прямым и инверсным входами адресной шины выбора столбца; причем один выход третьего инвертора соединен с первой выходной разрядной шиной через второй комплементарный проходной ключ, соединенный с прямым и инверсным входами первой адресной шины чтения данных, а другой выход третьего инвертора соединен со второй выходной разрядной шиной через третий комплементарный выходной ключ, соединенный с прямым и инверсным входами второй адресной шины чтения данных. 1 з.п. ф-лы, 1 ил.

1. Ячейка оперативного запоминающего устройства, содержащая три последовательно соединенных инвертора, вход первого инвертора соединен с входной шиной данных через первый проходной ключ записи данных, выполненный из двух последовательно включенных транзисторов, затвор одного из которых соединен с адресной шиной записи, а затвор второго транзистора соединен с адресной шиной выбора столбца; выход первого инвертора соединен с входом второго инвертора; выход второго инвертора соединен с входом первого инвертора через схему подтверждения записанных данных, выполненную виде двух параллельно соединенных комплементарных проходных ключей, один из которых соединен с прямым и инверсным входами адресной шины записи, а другой соединен с прямым и инверсным входами адресной шины выбора столбца; вход третьего инвертора соединен с выходом второго инвертора, отличающаяся тем, что один выход третьего инвертора соединен с первой выходной разрядной шиной через второй комплементарный проходной ключ, соединенный с прямым и инверсным входами первой адресной шины чтения данных, а другой выход третьего инвертора соединен со второй выходной разрядной шиной через третий комплементарный выходной ключ, соединенный с прямым и инверсным входами второй адресной шины чтения данных.

2. Ячейка оперативного запоминающего устройства по п.1, отличающаяся тем, что второй комплементарный проходной ключ состоит из параллельно соединенных транзистора n-типа и транзистора р-типа, при этом затвор транзистора n-типа соединен с прямым входом первой адресной шины чтения данных, затвор транзистора р-типа соединен с инверсным входом первой адресной шины чтения данных, а третий комплементарный проходной ключ состоит из параллельно соединенных транзистора n-типа и транзистора р-типа, при этом затвор транзистора n-типа соединен с прямым входом второй адресной шины чтения данных, а затвор транзистора р-типа соединен с инверсным входом второй адресной шины чтения данных.