Параллельно-последовательный сумматор-вычитатель старшими разрядами вперед на нейронах Российский патент 2019 года по МПК G06F7/50 

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для создания арифметико-логических устройств, для создания быстродействующих и экономичных цифровых устройств суммирования и вычитания чисел в прямых кодах.

Известна "Схема цифрового сумматора" (№ 99109089/09, от 04.07.1997 г.), позволяющая выполнять операцию сложения чесел в двоичной системе счисления.

Известно "Устройство для сложения" (№ 4892584/24, от 19.12.1990 г.), которое вычисляет сумму двоичных чисел.

В качестве прототипа выбран“Сумматор-вычитатель старшими разрядами вперед на нейронах” (№ 2205444 от 27.05.2003 г.), который вычисляет сумму и разность двоичных чисел в прямых кодах.

Недостатком предложенных технических решений является низкая скорость выполнения операций сложения и вычитания, сложный алгоритм работы.

В представленном параллельно-последовательном сумматоре-вычитателе

старшими разрядами вперед на нейронахвыполняются арифметические операции: суммирование и вычитание двоичных чисел.

Технической задачей предлагаемого решения является повышение скорости выполнения арифметических операций, повышение надежности работы сумматора-вычитателя, упрощение алгоритма работы устройства.

Решение задачи осуществляется тем, что параллельно-последовательный сумматор-вычитатель старшими разрядами вперед на нейронах содержащий, блок ввода чисел, блок компарации, блок регистров большего числа, блок определения переноса и заёма, блок регистров меньшего числа, блок регистров результата, блок управления, дополнительно введен блок параллельно-последовательный сумматор-вычитатель, причем первый и второй информационные выходы блока ввода чисел соединены соответственно с первым и вторым информационными входами блока компарации, четвертый управляющий выход которого соединен с третьим управляющим входом блока управления, первый информационный выход которого соединен со вторым информационным входом блока регистров результата,управляющий вход которого соединен с третьим управляющим выходом блока компарации,второй информационный выход которого соединен с первым информационным входом блока регистров меньшего числа,первый управляющий вход которого соединен со вторым управляющим выходом блока компарации, первый информационный выход которого соединен с первым информационным входом блока регистров большего числа, первый управляющий вход которого соединен с первым управляющим выходом блока компарации, управляющий вход которого соединен с управляющим выходом блока ввода чисел и с управляющим входом блока определения переноса и заёма, первый информационный вход которого соединен со вторым информационным выходом блока регистров большего числа, второй информационный вход которого соединен с третьим информационным выходом блока управления, второй управляющий выход которого соединен со вторым управляющим входом блока регистров большего числа, первый информационный выход которого соединен с первым информационным входом блока параллельно-последовательного сумматора-вычитателя, второй информационный вход которого соединен с информационным выходом блока определения переноса и заёма, второй информационный вход которого соединен со вторым информационным выходом блока регистров меньшего числа, второй информационный вход которого соединен со вторым информационным выходом блока управления,первый управляющий выход которого соединен со вторым управляющим входом блока регистров меньшего числа, первый информационный выход которого соединен с третьим информационным входом блока параллельно-последовательного сумматора-вычитателя, информационный выход которого соединен с первым информационным входом блока регистров результата,первый и второй управляющие входы "СБРОС" и "ПУСК" блока управления являются внешними входами параллельно-последовательного сумматора-вычитателя старшими разрядами вперед на нейронах.

БВЧ - блок ввода чисел служит для ввода операндов и знака операции.

БКО - блок компарации служит для сравнения двоичных чисел, если необходимо выполнить операцию вычитания.

БППСВ –блок параллельно-последовательный сумматор-вычитательслужит для выполнения операций сложения и вычитания.

БРгБЧ - блок регистров большего числа служит для хранения первого числа в случае выполнения операции сложения или для хранения большего по модулю числа в случае выполнения операции вычитания.

БОПЗ - блок определения переноса изаёма - служит для обнаружения переноса из младших разрядов в старшие при суммировании или для формирования заёма из старших разрядов в младшие в случае вычитания чисел.

БРгМЧ - блок регистров меньшего числа служит для хранения второго числа в случае выполнения операции сложения или для хранения меньшего по модулю числа в случае выполнения операции вычитания.

БРгР - блок регистров результата служит для хранения суммы при сложении или разности при вычитании чисел, а также знака результата.

БУ - блок служит для управления устройством.

Алгоритм сложения чисел в прямых кодах позволяет получить результат в прямом коде. Сумма и разность двоичных чисел вычисляется в прямых кодах старшими разрядами вперед. Знаковые разряды чисел определяют, какую операцию необходимо выполнить над числами с помощью операции суммы по модулю два. Если знаки одинаковые, то результат будет нуль. В противном случае результат будет единица. После этого выбирается операция сложения или вычитания. Суммирование выполняется, если числа имеют одинаковые знаки,результату присваивается знак первого числа. Вычитание выполняется, если числа имеют разные знаки, результату присваивается знак большего по модулю числа.

На фиг. 1 изображена структурная схема сумматора-вычитателя.

На фиг. 2 представлен вариант технической реализации блока ввода чисел.

На фиг. 3 представлен вариант технической реализации блока компарации.

На фиг. 4 показана функциональна схемапараллельно-последовательного сум-

матора-вычитателя на нейронах.

На фиг. 5 изображена функциональная схема блока регистров большего числа.

На фиг. 6 представлен вариант технической реализации блока определения переноса, заёма.

На фиг. 7 изображена функциональная схема блока регистров меньшего числа.

На фиг. 8 представлен вариант технической реализации блока регистров результата.

На фиг. 9 - содержательная ГСА работы устройства.

На фиг. 10 - размеченная ГСА работы устройства.

Параллельно-последовательныйсумматор-вычитатель старшими разрядами вперед на нейронах содержит: блок ввода чисел, блок компарации, блокпараллельно-последовательный сумматор-вычитатель, блок регистров большего числа, блок определения переноса и заема, блок регистров меньшего числа, блок регистров результата, блок управления, мажоритарные, пороговые и нейроподобные элементы(фиг. 1).

Для описания алгоритма работы блока 8 управления используются следующие идентификаторы.

1. ПЧ - первое число.

2. ВЧ - второе число.

3. ДБЧ - данные большего числа.

4. ДМЧ - данные меньшего числа.

5. РВ - сигнал равенства чисел, поступивший с выхода компаратора.

6. БЛ - сигнал больше, поступивший с выхода блока компаратора.

7. МН - сигнал меньше, поступивший с выхода блока компаратора.

8. ЗнР - знаковый разряд результата.

9. СВ - сигнал суммы-вычитания.

10. РЕЗ - двоичные разряды результата.

11. УП - информационный сигнал управления блока регистров результата, включающий в себя сигналы: обнуления, синхронизации, разрешения записи, хранения, выдачи.

12. Bn - двоичные разряды меньшего числа, поступающие из блока регистров меньшего числа.

13. An - двоичные разряды большего числа, поступающие из блока регистров большего числа.

14. ПЗm–информационный сигнал переноса в старшие разряды или заёма из старших разрядов двоичных чисел.

15. ВБЧ - выходная двоичная информация большего числа.

16. ВМЧ - выходная двоичная информация меньшего числа.

17. СУП - информационный сигнал управления работой блока регистров меньшего числа.

18. СУ - информационный сигнал управления работой блока регистров большего числа.

19. СДВ - сигнал сдвига влево двоичной информации блока регистров меньшего числа.

20. ССД - сигнал сдвига влево двоичной информации блока регистров большего числа.

21. ЗнРА - знаковый разряд первого числа.

22. ЗнРВ - знаковый разряд второго числа.

23. СРС – старший разряд суммы.

24. СР – разряд суммы или разности.

25. ССБ – сигнал сброса триггеров блока регистров результата.

26. СРЗП - сигнал разрешения записи информации в триггерыблока регистров результата.

27. СЗПРЗ –сигнал запрещения записи информации в первых девяти триггеров блока регистров результата.

28. СРЗ - сигнала разрешения записи знака результата в триггер блока регистров результата.

29. ППР – признак результата.

30. СБРОС - сигнал сброса (обнуления) всех комбинационных блоков сумматора-вычитателя.

31. ПУСК - сигнал начало работы сумматора-вычитателя.

Работа алгоpитмаупpавления устpойства.

Содеpжательная ГСА упpавления пpиведена на фиг.9 и отpажает pаботу блока упpавления (фиг.1).

В блоках 2 и 3 алгоритма по сигналам "У00" и "СБРОС:=1" выполняется установка в нулевое состояние всех элементов памяти устройства.

В блоке 4 алгоритмапо команде "ПУСК"пpоисходит установка в рабочее состояние всех блоков устpойства (фиг.1).

В блоке 5 алгоритма с помощью шифратора ШР осуществляется ввод в сумматор-вычитатель десятичных чисел А10, В10 со своими знаками ЗнА, ЗнВ (фиг.2).

В блоке 6 алгоритма по операции суммы по модулю два определяется признак операции суммирование или вычитание сигнал СВ. Если сигнал СВ=0, то вычисляется сумма чисел чисел, если СВ=1, то это выполняется операция вычитания чисел (фиг.2).

В блоке 7 алгоритма по командам: БКО:=ПЧ, БКО:=ВЧ происходит подача на вход блока компарации первого и второго двоичного числа, по командам: БКО:=СВ, БОПЗ:=СВ на вход блоков компарации и определения переноса и заёма подаётся признак операции сигнал СВ (фиг. 3, 6).

В блоке 8 алгоритма по командам: БРгБЧ:=ДБЧ, БРгМЧ:=ДМЧ осуществляется загрузка в регистры блоков большего числа БРгБЧ и меньшего числа БРгМЧ данных большего ДБЧ и меньшего ДМЧ двоичных чисел (фиг. 1, 5, 7).

В блоке 9 алгоритма по командам: БОПЗ:=ВБЧ, БОЗ:=ВМЧ осуществляется подача в блок определения переноса и заёма двоичной информации большего ВБЧ и меньшего ВМЧ чисел (фиг. 6).

В блоке 10 алгоритма по командам: БППСВ:=An, БППСВ:=Bn, БППСВ:=ПЗm на вход блока параллельно-последовательного сумматора-вычитателя БППСВ осуществляется подача очередных восьми разрядов большего An и меньшего Bn чисел, а также переносаи заёма ПЗm для сложения операндов (фиг.4).

В блоке 11 алгоритма анализируется признак операции сигнал СВ - суммирование или вычитание (фиг.2). Если признак СВ равен нулю, то это означает, что входные числа имеют одинаковые знаки. В этом случае будет выполнена операция сложения между числами. При этом осуществляется переход на блок 16 алгоритма. Если признак СВ равен единице, то знаки чисел разные, в этом случае будет выполнена операция вычитания из большего по модулю числа меньшего. При этом осуществляется переход на блок 12 алгоритма.

В блоке 12 алгоритма анализируется выход из компаратора на равенство входных чисел сигнал РВ. Если числа не равны, то признак равенство РВ принимает значение единице, в этом случае происходит переход на блок 18 алгоритма. Если числа равны, то признак равенство РВ принимает значение нуля, в этом случае происходит переход на блок 13 алгоритма.

В блоке 13 алгоритма происходит анализ выходного сигнала компаратора КОМ на отношение больше или меньше, числа в этом случае не равны. Если первое число ПЧ больше второго числа ВЧ, то сигнал больше БЛ равен единице - выход ДА. В этом случае осуществляется переход на блок 14 алгоритма. Если первое число ПЧ меньше второго числа ВЧ, то сигнал больше БЛ равен нулю, в этом случае сигнал меньше МН равен единице - выход НЕТ. В этом случае осуществляется переход на блок 15 алгоритма (фиг.3).

В блоке 14 алгоритма по команде БРгБЧ:=ПЧ осуществляется загрузка большего числа в блок регистров большего числа (фиг.5). По команде БРгМЧ:=ВЧ число меньшее по модулю загружается в блок регистров меньшего числа (фиг.7).

В блоке 15 алгоритма по команде БРгБЧ:=ВЧ осуществляется загрузка большего по модулю числа в блок регистров большего числа (фиг.5). По команде БРгМЧ:=ПЧ число меньшее по модулю загружается в блок регистров меньшего числа (фиг.7).

В блоке 16 алгоритма по команде РЕЗ 8р:=A 8р + B 8р + ПЗ 7р происходит суммирование очередных восьми разрядов входных чисел и семи разрядов переноса и заёма в блоке параллельно-последовательного сумматора-вычитателя (фиг.4).

В блоке 17 алгоритма по команде БРгР:=РЕЗ 8р происходит запись очередных восьми разрядов результата в блок регистров результата (фиг.8).

В блоке 18 алгоритма по команде БРгР:=0 в блок регистров результата записывается нулевое значение (фиг. 8).

В блоке 19 алгоритма анализируется признак получения разрядов результата ППР. Если все разряды суммы или разности получены - выход ДА, то осуществляется переход на 21 блок алгоритма. Если не все разряды получены выход - НЕТ, то осуществляется переход на 20 блок алгоритма, в этом случае формируется цикл для получения очередных разрядов результата.

Блоки 16, 17, 19, 20 алгоритма формируют цикл для получения всех разрядов результата.

В блоке 20 алгоритма по командам: БРгБЧ:=ССД, БРгМЧ:=СДВ из блока управления подаются сигналы сдвига влево ССД и СДВ на входы регистров блоков большего и меньшего чисел. Подача осуществляется для сдвига двоичной информации в регистрах на восемь разрядов влево для получения очередных восьми разрядов результата (фиг 1, 5, 7).

В блоке 21 алгоритма по команде БРгР:=РЕЗ происходит запись окончательного результата РЕЗ в блок регистров результата. По команде ТрЗн:=ЗнР осуществляется запись знакового разряда результата ЗнРв двоичный триггер ТрЗн блока регистров результата (фиг.8).

Блок 22 алгоритма является конечным блоком алгоритма.

Работа параллельно-последовательного сумматора-вычитателя старшими разрядами вперед на нейронах заключается в следующем.

Внешние упpавляющие сигналы "Пуск" и "Сбpос" поступают в блок 8 упpавления. С выхода шифратора поступают в регистры большего числа и меньшего числа двоичные числа ПЧ и ВЧ. На сумматоре по модулю два определяется признак выполнения опрации суммирования или вычитания сигнал СВ. Если числа имеют одинаковые знаки, то вычисляется сумма чисел, результату присваивается знак любого из слагаемых. Если знаки чисел разные, то проводится операция вычитания. Из большего по модулю числа вычитается меньшее. Знак результату в этом случае присваивается знак большего по модулю числа. Предлагаемое арифметическое устройство выполняет операции суммирования и вычитания старшими разрядами вперед параллельно по восемь разрядов двоичных чисел. Определяется перенос в старшие разряды при суммировании. Вычисляется заём из старших разрядов в младшие при вычитании.

Блок 1 ввода чисел содержит шифратор ШФ DD9, сумматор по модулю два DD10 (фиг.2). Этот блок позволяет вводить двоичные числа. С выхода шифратора формируются двоичные коды чисел со своими знаками: ПЧ, ВЧ, ЗнРА, ЗнРВ. Знаковые разряды чисел с выхода шифратора поступают на вход сумматора по модулю два. Сигнал суммирования-вычитания СВ формируется на выходе элемента DD10. Сумматор по модулю два реализуется на нейропободном элементе. Выходной сигнал вычисляется по формуле:

(1)

Если сигнал СВ равен единице, то выполняется операция вычитания. Если сигнал СВ равен нулю, то выполняется операция сложения. Выходными сигналами блока 1 ввода чисел являются двоичные коды операндов, представленные в прямых кодах и признак операции СВ(фиг.2).

Блок 2 компарации содержит компаратор КОМ DD11, схему электронных ключей DD12, схему электронных ключейс инверсным входом DD13, схему электронных ключей с инверсным входом DD14, схему электронных ключей DD15, логические элементы ИЛИ DD16 и DD17 (фиг.3). Этот блок предназначен для определения большего числа по модулю, если числа имеют разные знаки. На вход компаратора КОМ поступают модули n-разрядныхдвоичных чисели признак операции суммироваия-вычитания сигнал СВ. Если на вход сумматора-вычитателя поступают числа с одинаковыми знаками, то сравнение чисел по модулю не происходит, работа компаратора блокируется сигналом СВ. В этом случае выполняется сложение по модулю чисел. Если на вход сумматора-вычитателя поступают числа с разными знаками, то в блок регистров большего числа записывается больший по модулю операнд.Признак операции суммироваия-вычитания сигнал СВв этом случае равен единице, компаратор выполняет сравнение чисел. В блок регистров меньшего числа загружается число меньшее по модулю. Выполняется операция вычитание из большего по модулю числа меньшего. Компаратор КОМ DD11 представляет собой схему сравнения чисел на нейропободных элементах. На выходе компаратора имеется три выхода: БЛ –первое числоПЧ большевторого ВЧ, РВ - числа ПЧ и ВЧ равны по модулю, МН - первое число ПЧ меньше второго ВЧ. Логические схемы И DD12, DD13, DD14, DD15 выполнены на нейропободных элементах. Схема конъюнкция описывается с помощью формулы [w1=1, w2=1,..,wn=1;T=n-1], где w1, w2,..,wn - коэффициенты усиления, а T - пороговое напряжение, n - количество входов. Схема дизъюнкция описывается с помощью формулы [w1=1, w2=1,..,wn=1;T=0], где w1, w2,..,wn - коэффициенты усиления, а T - пороговое напряжениеравное нулю, n - количество входов. Инвертор описывается формулой [w=-1;T=-1]. На входы логических схем И DD12 и DD15 поступает первое двоичное число ПЧ со своим знаком. На входы логических схем И DD13 и DD14 поступает второе двоичное число ВЧ со своим знаком. Выходы логических схем И DD12 и DD13 поступают на вход логической схемы ИЛИ DD16. Выходы логических схем И DD14 и DD15 поступают на вход логической схемы ИЛИ DD17. Выходная информация логической схемы ИЛИ DD16 двоичного большего числа ДБЧ поступает на вход блока регистров большего числа (фиг.1).Выходная информация логической схемы ИЛИ DD17 двоичного меньшего числа ДМЧ поступает на вход блока регистров меньшего числа (фиг.1). Двоичные числапоступают на вход компаратора, на выходе схемы формируется отношение операндов. Если на выходе большее число БЛ будет единица, то это означает, что первое число ПЧ больше второго числа ВЧ по модулю. Остальные выходы компаратора будут равны нулевому значению. Единичный выход БЛ откроет схему И DD12 через которую первое число ПЧ поступит вход схемы ИЛИ DD16. Логическая схема И DD13 будет заперта т.к. управляется инверсным сигналом. С выхода схемы ИЛИ DD16 информационный сигнал поступит в блок регистров большего числа. Логическая схема И DD14 будет открыта, через нее меньшее по модулю второе число ВЧ поступит на вход схемы ИЛИ DD17,с выхода этой схемы информационный сигнал поступит на вход блока регистров меньшего числа. Если выходной сигнал меньшее МН будет равен единичному значению, что означает второе число ВЧ больше по модулю, чем первое число ПЧ. В этом случае логические схемы DD13 и DD15 будут открыты и через их информационные сигналы поступят на входы схем ИЛИ DD16 и DD17 соответственно. Через схему DD13 второе число ВЧ большее по модулю поступит на вход схемы ИЛИ DD16, затем запишется в блок регистров большего числа. Через схему DD15 первое число ПЧ меньшее по модулю поступит на вход схемы ИЛИ DD17, затем запишется в блок регистров меньшего числа. Если входные числа равны по модулю и имеют равные знаки, то сигнал равенство РВ будет равен единице, а сигналы большее БЛ и меньшее МН будут равны нулю. Логические схемы И DD12 и DD15 будут заперты, а схемы DD13 и DD14 будут открыты. На логические схемы ИЛИ DD16 и DD17 поступит второе число ВЧ. В этом случае произойдет сложение двух вторых чисел ВЧ. Знак результата ЗнР всегда будет формироваться с выхода логической схемы ИЛИ DD16, т.к. на выходе будет большее по модулю число (фиг.3).

Блок 3 параллельно-последовательный сумматор-вычитатель содержит схмысумматоров по модулю два, выполненные на нейроподобных элементах DD18 – DD21, DD23 – DD26, пороговый элемент DD22. На пороговом элементе DD22 формируется перенос при сложении старших разрядов чисел. Сложение и вычитание двоичных чисел выполняется по восемь разрядов. Результат операций девяти разрядная сумма или восьми разрядная разность поступает на вход блока регистров результата для записи и хранения. Полный одноразрядныйсумматор предназначен для сложения трёх одноразрядных двоичных чисел по формуле

(2)

где - сумма чисел, Ai,Bi - двоичные разряды и перенос Pi-1из младшего разряда в старший.

Полный одноразрядный вычитатель вычисляет разность по формуле

(3)

где R_i -разность,Аi- уменьшаемое, Вi- вычитаемое,Z_i+1- заём, поступающий из соседнего более младшего разряда.

Формулы суммы и разности двоичных чисел одинаковые, вычисляются по формуле

(4)

где Ai,Bi - двоичные разряды, ПЗ- перенос/заём.

Нейроподобные элементы DD18 и DD23 вычисляют сумму и разность старших разрядов двоичных чисел. На вход нейроподобного элемента DD18 поступают старшие разряды двоичных чисел A1 и B1. На вход нейроподобного элемента DD23 поступает сумма этих чисел и перенос/заём ПЗ2 из блока определения переноса, заёма. На выходе нейроподобного элемента DD23 вычисляется сумма и разностьСР1 старших разрядов двоичных чисел. На пороговом элементе DD22 вычисляется перенос СРС из старших разрядов суммы. Нейроподобные элементы DD19 и DD24 вычисляют сумму и разность СР2 более младших разрядов двоичных чисел. На вход нейроподобного элемента DD19 поступают более младшие разряды двоичных чисел A2 и B2. На вход нейроподобного элемента DD24 поступает сумма этих чисел и перенос/заём ПЗ3 из блока определения переноса, заёма. На выходе нейроподобного элемента DD24 вычисляется сумма и разность СР2более младших разрядов двоичных чисел. Нейроподобные элементы DD20 и DD25 вычисляют сумму и разность СР3 очередных более младших разрядов двоичных чисел.На вход нейроподобного элемента DD20 поступают более младшие разряды двоичных чисел A3 и B3. На вход нейроподобного элемента DD25 поступает сумма этих чисел и перенос/заём ПЗ4 из блока определения переноса, заёма. На выходе нейроподобного элемента DD25 вычисляется сумма и разность СР3 более младших разрядов двоичных чисел. Нейроподобные элементы DD21 и DD26 вычисляют сумму и разность СР8 младших разрядов двоичных чисел.На вход нейроподобного элемента DD21 поступают младшие разряды байта двоичных чисел A8 и B8. На вход нейроподобного элемента DD26 поступает сумма этих чисел и перенос/заём ПЗ9 из блока определения переноса, заёма. На выходе нейроподобного элемента DD26 вычисляется сумма и разность СР8 младших разрядов байта двоичных чисел.Блок 3 параллельно-последовательный сумматор-вычитатель вычисляет сумму и разность восьми разрядного двоичного кода (фиг.4).

Блок 4 регистров большего числа содержит n–двухвходовых логических схем ИЛИ, выполненных на пороговых элементах DD27 - DD29, n–двоичных триггеров Трn, выполненных на элементах DD30 - DD33, где n - количество разрядов входного числа (фиг.5). Блок 4 регистров большего числа предназначен для хранения двоичного кода большего по модулю операнда. Перед началом работы сумматора-вычитателя по приходу из блока 8 информационного сигнала СУ происходит обнуление всех триггеров блока. По приходу из блока 2 компарации информационного сигнала большего числа ДБЧ осуществляется загрузка двоичного кода одного из чисел. На первые входы логических схем ИЛИ DD27 –DD29 поступают двоичные разряды большего числа. На вторые входы логических схем ИЛИ поступает информация с выходов триггеров Тр 9 – Трn второго байта чисел. Выходы логических схем ИЛИ являются входами триггеров Тр1 – Трn(фиг.5). При поступлении управляющего сигнала больше БЛ на входы триггеров Тр1 –Трn осуществляется запись и хранение поступившего двоичного кода в триггеры блока. Сигнал больше БЛ является входным управляющим сигналом для всех элементов памяти блока. По приходу управляющего сигнала сдвига ССД из блока 8 управления, поступающего на входы всех триггеров блока, осуществляется операция сдвига влево информации на восемь разрядов. Двоичный код числа, записанный в триггеры блока, будет сдвинут на восемь разряд влево. На вход первого триггера Тр1 DD30 поступитдвоичный разряд числа с выхода девятого триггера Тр9 блока. Двоичные триггеры этого блока образуют реверсивный регистр со сдвигом информации на восемь разряд влево (фиг.5).

Блок 5 определения переноса изаёма содержит s - сумматоров по модулю два DD34 -DD36, выполненных на нейроподобных элементах, s - мажоритарных элементов DD37–DD39, определяющих перенос в старшие разряды при суммировании и заём из старших разрядов при вычитании (фиг.6). На первые входы сумматоров по модулю два поступают двоичные разряды числа из блока регистров большего числа. На вторые входы всех сумматоров блока поступает признак операции суммирования-вычитания сигнал СВ. Если сигнал СВ равен нулю, то выполняется операциясложения, при этом сумматоры выполняют роль повторителей. Входные двоичные разряды поступают на первые входы соответствующих мажоритарных элементов блока. Если сигнал СВ равен единице, то все входные двоичные коды поступают на входы мажоритарных элементов в обратном коде, выполняется операция вычитания. В этом случае сумматоры по модулю два выполняют функцию инверторов. На вторые входы мажоритарных элементов поступают двоичные разряды с выходов предыдущих мажоритарных элементов. В этом блоке используются трехвходовые мажоритарные элементы. Единица на выходе мажоритарного элемента образуется тогда, когда на входе будетбольшенство единиц, в данном случае две или три. На третьи входы мажоритарных элементов поступают двоичные разряды из блока регистров меньшего числа. Выходной сигнал ПЗ мажоритарного элемента будет равен единице в том случае, когда возникнет перенос из младших разрядов в старшие при сложении чисел и при возникновении заёма в младшие разряды из старших при выполнении операции вычитания от большего по модулю числа меньшего (фиг.6).

Блок 6 регистров меньшего числа содержит n - триггеров Трn, выполненных на элементах DD40 - DD43, где n - количество разрядов числа, n - логических схем ИЛИ, выполненных на пороговых элементах DD44 –DD46 (фиг.7). Этот блок предназначен для хранения двоичного кода меньшего по модулю числа. Перед началом работы сумматора-вычитателя по приходу из блока 8 информационного сигнала СУП происходит обнуление всех триггеров блока. По приходу из блока 2 компарации информационного сигнала данные меньшего числа ДМЧ осуществляется загрузка двоичного кода числа в триггеры блока. На первые входы логических схем ИЛИ DD44 –DD46 поступают двоичные разряды меньшего числа. На вторые входы логических схем поступает информация с выходов триггеров Тр9 – Трn второго байта чисел. Выходная информация с логических схем ИЛИ являются входной для триггеров блока. При поступлении управляющего сигнала меньше МН на входы триггеров Тр1 -Трn происходит загрузка и хранение двоичного кода, поступившего с выходов схем ИЛИ блока. Управляющий сигнал МН является входным управляющим сигналом для всех элементов памяти блока. По приходу управляющего сигнала сдвига СДВ из блока 8 управления осуществляется операция сдвига влево на восемь разрядов. Двоичный код числа, записанный в триггеры, будет сдвинут на восемь разрядов влево. На вход первого триггера Тр1 DD40 поступит двоичный разряд числа с выхода девятого триггера Тр9 блока. Двоичные триггеры этого блока образуют реверсивный регистр со сдвигом информации на восемь разряд влево (фиг.7).

Блок 7 регистров результата содержит m триггеров Тm, выполненных на элементах DD47 – DD49, гдеmэто количество разрядов необходимое для получения результата заданной точности(фиг.8). Триггер ТрЗн блока,выполненный на элементе DD50 предназначен для хранения знакового разряда результата, запись производится по приходу из блока 8 управления управляющего сигнала разрешения записи СРЗ триггера. В блок регистров результата разность чисел записывается по восемь разрядов СР1 – СР8, суммапервые девять СтРзСм, СР1 – СР8, с учетом возможного переноса из старших разрядов чисел, затем по восемь. Входным информационным сигналом блока является сигнал управления УП, поступающий из блока 8 управления.Перед началом работы сумматора-вычитателя по сигналусброса ССБ происходит обнуление всех триггеров блока. По сигналу разрешения записи СРЗП триггеры блока принимают входную информацию для записи и хранения. В первый триггер Т1 запишется перенос из старших разрядов суммы чисел СРС при выполнении операции суммирования. Управляющий сигнал запрещения записи СЗПРЗ блокирует работу первых девяти триггеров Т1 – Т9 после получения первого байта результата. Очередные байты результата записываются параллельно в двоичные триггерыблока (фиг.8).

Размеченная ГСА pаботыустройства пpиведена на фиг.10 где обозначено:

Логические условия:

Х1 : "УОО" Х4 : "РВ"

Х2 : "ПУСК" Х5 : "БЛ"

Х3 : "СВ" Х6 : "ППР"

Опеpатоpы:

У1 : "СБРОС:=1" У15 : "БППСВ:=Аn"

У2 : "ЗнА" У16 : "БППСВ:=Bn" У3 : "А10" У17 : "БППСВ:=ПЗm"

У4 : "ЗнВ" У18 : "БРгБЧ:=ПЧ" У5 : "В10" У19 : "БРгМЧ:=ВЧ"

У6 : "СВ:=ЗнР А ⊕ ЗнР В У20 : "БРгБЧ:=ВЧ"

У7 : "БКО:=ПЧ" У21 : "БРгМЧ:=ПЧ"

У8 : "БКО:=ВЧ" У22 : "РЕЗ 8р:= A 8р + B 8р + ПЗ 7р" У9 : "БКО:=СВ" У23 : "БРгР:=РЕЗ 8р"

У10 : "БОПЗ:=СВ" У24 : "БРгР:=0"

У11 : "БРгБЧ:=ДБЧ" У25 : "БРгБЧ:=ССД" У12 : "БРгМЧ:=ДМЧ" У26 : "БРгМЧ:=СДВ"

У13 : "БОПЗ:=ВБЧ" У27 : "БРгР:=РЕЗ"

У14 : "БОПЗ:=ВМЧ" У28 : "ТрЗн:=ЗнР"

Изобретение относится к вычислительной технике. Технический результат заключается в повышении скорости выполнения арифметических операций. Устройство содержит блок ввода чисел, блок компарации, блок параллельно-последовательный сумматор-вычитатель, блок регистров большего числа, блок определения переноса и заёма, блок регистров меньшего числа, блок регистров результата, блок управления устройством, пороговые и нейроподобные элементы. Арифметические операции вычислителя выполняются в параллельно-последовательном формате в прямых кодах по байтам, результат вычисляется при помощи операции суммы по модулю два, перенос при суммировании двоичных чисел определяется на пороговом элементе. 10 ил.

Параллельно-последовательный сумматор-вычитатель старшими разрядами вперед на нейронах, содержащий блок ввода чисел, блок компарации, блок регистров большего числа, блок определения переноса и заёма, блок регистров меньшего числа, блок регистров результата, блок управления, отличающийся тем, что дополнительно введен блок параллельно-последовательный сумматор-вычитатель, причем первый и второй информационные выходы блока ввода чисел соединены соответственно с первым и вторым информационными входами блока компарации, четвертый управляющий выход которого соединен с третьим управляющим входом блока управления, первый информационный выход которого соединен со вторым информационным входом блока регистров результата, управляющий вход которого соединен с третьим управляющим выходом блока компарации, второй информационный выход которого соединен с первым информационным входом блока регистров меньшего числа, первый управляющий вход которого соединен со вторым управляющим выходом блока компарации, первый информационный выход которого соединен с первым информационным входом блока регистров большего числа, первый управляющий вход которого соединен с первым управляющим выходом блока компарации, управляющий вход которого соединен с управляющим выходом блока ввода чисел и с управляющим входом блока определения переноса и заёма, первый информационный вход которого соединен со вторым информационным выходом блока регистров большего числа, второй информационный вход которого соединен с третьим информационным выходом блока управления, второй управляющий выход которого соединен со вторым управляющим входом блока регистров большего числа, первый информационный выход которого соединен с первым информационным входом блока параллельно-последовательного сумматора-вычитателя, второй информационный вход которого соединен с информационным выходом блока определения переноса и заёма, второй информационный вход которого соединен со вторым информационным выходом блока регистров меньшего числа, второй информационный вход которого соединен со вторым информационным выходом блока управления, первый управляющий выход которого соединен со вторым управляющим входом блока регистров меньшего числа, первый информационный выход которого соединен с третьим информационным входом блока параллельно-последовательного сумматора-вычитателя, информационный выход которого соединен с первым информационным входом блока регистров результата, первый и второй управляющие входы "СБРОС" и "ПУСК" блока управления являются внешними входами параллельно-последовательного сумматора-вычитателя старшими разрядами вперед на нейронах.