ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2020 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (патент РФ 2281545, кл. G06F 7/57, 2006 г.; патент РФ 2417404, кл. G06F 7/57, 2011 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n зависящих от n аргументов - входных двоичных сигналов x₁, …, x_n∈{0,1}, при n=4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка сигналов x₁, …, x_n, при n>4, и особенности структурной организации.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2518669, кл. G06F7/57, 2014 г.), который содержит 3×n-7 мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов x₁, …, x_n∈{0,1}, при n=4.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка сигналов x₁, …, x_n, при n>4, и особенности структурной организации.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов x₁, …, x_n, при n≥4, аппаратурный состав из 3×n-1 мажоритарных элементов и схемная глубина, равная n.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем 3×n-7 мажоритарных элементов, которые имеют по три входа, особенность заключается в том, что n≥4, 3×n-9 мажоритарных элементов сгруппированы в n-3 групп так, что i-я группа содержит три мажоритарных элемента, в i-й группе выход первого и третий вход третьего мажоритарных элементов соединены соответственно с вторым входом и выходом второго мажоритарного элемента, выходы первого и третьего мажоритарных элементов предыдущей группы подключены соответственно к вторым входам первого и третьего мажоритарных элементов последующей группы, вторые входы первого и третьего мажоритарных элементов первой группы соединены соответственно с выходами (3×n-8)-го и (3×n-7)-го мажоритарных элементов, а первый вход (3×n-8)-го мажоритарного элемента и первые входы первого, третьего мажоритарных элементов i-й группы подключены к второму настроечному входу логического преобразователя, первый настроечный вход и выход которого соединены соответственно с первым входом второго мажоритарного элемента i-й группы и выходом третьего мажоритарного элемента (n-3)-й группы.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит 3×n-7 (n≥4) мажоритарных элементов 1₁₁, …, 1_(n-3)3, 1_3×n-8, 1_3×n-7, которые имеют по три входа, причем элементы 1₁₁, …, 1_(n-3)3 сгруппированы в n-3 групп так, что i-я группа содержит элементы 1_i1, 1_i2, 1_i3, выход элемента i_i1 и третий вход элемента i_i3 соединены соответственно с вторым входом и выходом элемента 1_i2, выходы элементов 1_j1 где n>4), 1_j3, 1_3×n-8, 1_3×n-7 подключены соответственно к вторым входам элементов 1_(j+1)1, 1_(j+i)3, 1₁₁, 1₁₃, а первые входы элементов 1_i1, 1_i3, 1_3×n-8 и выход элемента 1_(n-3)3 соединены соответственно с вторым настроечным входом и выходом логического преобразователя, первый настроечный вход которого подключен к первому входу элемента 1_i2.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы ƒ₁,ƒ₂∈{0,1} константной настройки. На первый вход элемента 1_3×n-7 и второй вход элемента 1_3×n-8, второй вход элемента 1_3×n-7 и третий вход элемента 1_3×n-8, третьи входы элементов 1_3×n-7, 1_i1 1_i2 подаются соответственно подлежащие обработке двоичные сигналы x₁,x₂,x₃,x_i+2,x_i+3∈{0,1}. Сигнал на выходе трехвходового мажоритарного элемента равен 1 (0) только тогда, когда на двух или на трех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, во-первых: на выходе элемента 1_3×n-7 имеем Maj(x₁,x₂,x₃)=x₁⋅x₂∨ x₁⋅x₃∨x₂⋅x₃, где ∨, ⋅ есть символы операций ИЛИ, И, и во-вторых: если на первом входе любого из мажоритарных элементов, подключенных к настроечным входам предлагаемого логического преобразователя, фиксируется 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на двух других его входах. Таким образом, сигнал на выходе элемента 1_i3 определяется выражением

в котором Ниже приведены значения указанного выражения, например, при i=1, i=2, i=3:

Согласно (1), (2), (3) на выходе предлагаемого преобразователя получим

где τ₁, τ₂, τ_n-1, τ_n есть простые симметричные булевы функции n аргументов х₁, …, x_n (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М: Энергия, 1974 г.); n≥4.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов х₁, …, x_n∈{0,1}, при n≥4. Кроме того, предлагаемый логический преобразователь содержит 3×n-7 мажоритарных элементов и имеет схемную глубину, равную n.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении реализации с помощью константной настройки любой из простых симметричных булевых функций. Технический результат достигается за счет логического преобразователя, содержащего 3×n-7 мажоритарных элементов, которые имеют по три входа, отличающегося тем, что n≥4, 3×n-9 мажоритарных элементов сгруппированы в n-3 групп так, что i-я группа содержит три мажоритарных элемента, в i-й группе выход первого и третий вход третьего мажоритарных элементов соединены соответственно с вторым входом и выходом второго мажоритарного элемента, выходы первого и третьего мажоритарных элементов предыдущей группы подключены соответственно к вторым входам первого и третьего мажоритарных элементов последующей группы, вторые входы первого и третьего мажоритарных элементов первой группы соединены соответственно с выходами (3×n-8)-го и (3×n-7)-го мажоритарных элементов, а первый вход (3×n-8)-го мажоритарного элемента и первые входы первого, третьего мажоритарных элементов i-й группы подключены к второму настроечному входу логического преобразователя, первый настроечный вход и выход которого соединены соответственно с первым входом второго мажоритарного элемента i-й группы и выходом третьего мажоритарного элемента (n-3)-й группы. 1 ил.

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий 3×n-7 мажоритарных элементов, которые имеют по три входа, отличающийся тем, что n≥4, 3×n-9 мажоритарных элементов сгруппированы в n-3 групп так, что i-я группа содержит три мажоритарных элемента, в i-й группе выход первого и третий вход третьего мажоритарных элементов соединены соответственно с вторым входом и выходом второго мажоритарного элемента, выходы первого и третьего мажоритарных элементов предыдущей группы подключены соответственно к вторым входам первого и третьего мажоритарных элементов последующей группы, вторые входы первого и третьего мажоритарных элементов первой группы соединены соответственно с выходами (3×n-8)-го и (3×n-7)-го мажоритарных элементов, а первый вход (3×n-8)-го мажоритарного элемента и первые входы первого, третьего мажоритарных элементов i-й группы подключены к второму настроечному входу логического преобразователя, первый настроечный вход и выход которого соединены соответственно с первым входом второго мажоритарного элемента i-й группы и выходом третьего мажоритарного элемента (n-3)-й группы.