ДИФФЕРЕНЦИАЛЬНЫЙ УСИЛИТЕЛЬ НА ОСНОВЕ КОМПЛЕМЕНТАРНЫХ ПОЛЕВЫХ ТРАНЗИСТОРОВ С УПРАВЛЯЮЩИМ P-N ПЕРЕХОДОМ Российский патент 2020 года по МПК H03F3/34 H03F3/45 

Изобретение относится к области радиотехники и связи и может быть использовано в качестве малошумящего устройства усиления аналоговых сигналов, в структуре аналоговых микросхем различного функционального назначения, например, операционных усилителях (ОУ), компараторах и т.п., в т.ч. работающих при низких температурах и воздействии радиации.

Известны схемы классических дифференциальных усилителей (ДУ) на комплементарных транзисторах [1-61], в т.ч. на комплементарных биполярных транзисторах [1-32], на комплементарных КМОП полевых транзисторах [33-61] и комплементарных полевых транзисторах с управляющим p-n переходом (JFet) [4], которые стали основой многих серийных аналоговых микросхем.

Для работы при низких температурах при жестких ограничениях на уровень шумов перспективно использование JFet полевых транзисторов [63-67]. ДУ данного класса активно применяются в структуре малошумящих аналоговых интерфейсов для обработки сигналов датчиков [68-70].

Ближайшим прототипом (фиг. 1) заявляемого устройства является дифференциальный усилитель, описанный в патенте RU 2688225, fig.2, 2019 г., который содержит первый 1 и второй 2 входы устройства, первый 3 и второй 4 противофазные токовые выходы, согласованные с первой 5 шиной источника питания, третий 6 и четвертый 7 противофазные токовые выходы, согласованные со второй 8 шиной источника питания, первый 9 входной полевой транзистор, затвор которого соединен с первым 1 входом устройства, а сток подключен к первому 3 токовому выходу, второй 10 входной полевой транзистор, затвор которого связан со вторым 2 входом устройства, а сток подключен ко второму 4 токовому выходу, третий 11 входной полевой транзистор, сток которого соединен с третьим 6 токовым выходом, четвертый 12 входной полевой транзистор, сток которого соединен с четвертым 7 токовым выходом, причем между истоком первого 9 входного полевого транзистора и истоком второго 10 входного полевого транзистора включены последовательно соединенные первый 13 и второй 14 резисторы.

Существенный недостаток известного ДУ фиг. 1 состоит, во-первых, в том, что статический режим его транзисторов определяется большим числом пассивных элементов (пятью резисторами), что становится источником дополнительных погрешностей усиления малых сигналов. Во-вторых, известный ДУ имеет повышенные значения входных емкостей по первому 1 (Свх.1) и второму 2 (Свх.2) входам, которые определяются соответственно суммой емкостей затвор-сток первого 9 и третьего 11 входных полевых транзисторов, а также второго 10 и четвертого 12 входных полевых транзисторов.

Основная задача предполагаемого изобретения состоит в создании условий, при которых в ДУ фиг. 1 обеспечивается:

- меньшие значения входных емкостей по первому 1 и второму 2 входам;

- более высокая стабильность статического режима (ССР) за счет уменьшения числа пассивных элементов, разброс параметров которых влияет на ССР.

Поставленные задачи решаются тем, что в дифференциальном усилителе фиг. 1, содержащем первый 1 и второй 2 входы устройства, первый 3 и второй 4 противофазные токовые выходы, согласованные с первой 5 шиной источника питания, третий 6 и четвертый 7 противофазные токовые выходы, согласованные со второй 8 шиной источника питания, первый 9 входной полевой транзистор, затвор которого соединен с первым 1 входом устройства, а сток подключен к первому 3 токовому выходу, второй 10 входной полевой транзистор, затвор которого связан со вторым 2 входом устройства, а сток подключен ко второму 4 токовому выходу, третий 11 входной полевой транзистор, сток которого соединен с третьим 6 токовым выходом, четвертый 12 входной полевой транзистор, сток которого соединен с четвертым 7 токовым выходом, причем между истоком первого 9 входного полевого транзистора и истоком второго 10 входного полевого транзистора включены последовательно соединенные первый 13 и второй 14 резисторы, предусмотрены новые элементы и связи – затвор третьего 11 входного полевого транзистора подключен к истоку первого 9 входного полевого транзистора, затвор четвертого 12 входного полевого транзистора подключен к истоку второго 10 входного полевого транзистора, а общий узел последовательно соединенных первого 13 и второго 14 резисторов связан с объединенными истоками третьего 11 и четвертого 12 входных полевых транзисторов.

На чертеже фиг. 1 представлена схема ДУ-прототипа, а на чертеже фиг. 2 – схема заявляемого устройства в соответствии с п. 1 формулы изобретения.

На чертеже фиг. 3 приведена схема заявляемого дифференциального усилителя на основе комплементарных полевых транзисторов с управляющим p-n переходом в соответствии с п. 2, а на чертеже фиг. 4 - п. 3 формулы изобретения.

На чертеж фиг. 5 показана схема заявляемого ДУ в соответствии с п. 4 формулы изобретения.

На чертеже фиг. 6 представлена схема заявляемого ДУ в соответствии с п.5. и п.6 формулы изобретения.

На чертеже фиг. 7 приведена схема заявляемого дифференциального усилителя в соответствии с п. 7 формулы изобретения.

На чертеже фиг. 8 показан статический режим CJFet ДУ фиг. 2 в среде LTspice на моделях JFET транзисторов АО «Интеграл» (г. Минск) при t=27ᵒC и R1=R2=1кОм.

На чертеже фиг. 9 представлен статический режим CJFet ДУ фиг. 2 в среде LTspice на моделях JFET транзисторов АО «Интеграл» (г. Минск) при t=-197ᵒC и R1=R2=1кОм.

На чертеже фиг. 10 приведены проходные характеристики CJFet ДУ фиг. 8 при t=27°C и измерении входного напряжения в диапазоне V3=-1.5ч1.5В.

На чертеже фиг. 11 показаны проходные характеристики CJFet ДУ фиг. 9 при t=-197°C и измерении входного напряжения в диапазоне V3=-1.5ч1.5В.

На чертеже фиг. 12 представлена зависимость выходных токов CJFet ДУ фиг. 8 и фиг. 9 от потока нейтронов в диапазоне Fn=1e13÷1e15 н/см² при нулевом входном напряжении (V3=0В) и сопротивлениях R1=R2=1кОм. При этом использовались известные модели JFET [70].

Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом фиг. 2 содержит первый 1 и второй 2 входы устройства, первый 3 и второй 4 противофазные токовые выходы, согласованные с первой 5 шиной источника питания, третий 6 и четвертый 7 противофазные токовые выходы, согласованные со второй 8 шиной источника питания, первый 9 входной полевой транзистор, затвор которого соединен с первым 1 входом устройства, а сток подключен к первому 3 токовому выходу, второй 10 входной полевой транзистор, затвор которого связан со вторым 2 входом устройства, а сток подключен ко второму 4 токовому выходу, третий 11 входной полевой транзистор, сток которого соединен с третьим 6 токовым выходом, четвертый 12 входной полевой транзистор, сток которого соединен с четвертым 7 токовым выходом, причем между истоком первого 9 входного полевого транзистора и истоком второго 10 входного полевого транзистора включены последовательно соединенные первый 13 и второй 14 резисторы. Затвор третьего 11 входного полевого транзистора подключен к истоку первого 9 входного полевого транзистора, затвор четвертого 12 входного полевого транзистора подключен к истоку второго 10 входного полевого транзистора, а общий узел последовательно соединенных первого 13 и второго 14 резисторов связан с объединенными истоками третьего 11 и четвертого 12 входных полевых транзисторов. Резисторы 15, 16, 17 и 18 в схеме фиг. 2 моделируют свойства нагрузки, которая может подключаться к выходам 3, 4, 6 и 7 заявляемого устройства.

На чертеже фиг. 3, в соответствии с п. 2 формулы изобретения, общий узел последовательно соединенных первого 13 и второго 14 резисторов связан с объединенными истоками третьего 11 и четвертого 12 входных полевых транзисторов через первый 19 дополнительный резистор.

На чертеже фиг. 4, в соответствии с п. 3 формулы изобретения, к общему узлу последовательно соединенных первого 13 и второго 14 резисторов подключен первый 20 дополнительный источник опорного тока.

На чертеже фиг. 5, в соответствии с п. 4 формулы изобретения, первый 20 дополнительный источник опорного тока содержит первый 21 и второй 22 дополнительные входные полевые транзисторы, общие истоки которых объединены и подключены к общему узлу последовательно соединенных первого 13 и второго 14 резисторов через второй 23 дополнительный резистор, затвор первого 21 дополнительного входного полевого транзистора соединен с первым 1 входом устройства, причем затвор второго 22 дополнительного входного полевого транзистора соединен со вторым 2 входом устройства, а стоки первого 21 и второго 22 дополнительных входных полевых транзисторов используются соответственно как первый 24 и второй 25 дополнительные токовые выходы устройства.

Следует заметить, что по третьему 6 и четвертому 7 токовым выходам, а также первому 24 и второму 25 дополнительным токовым выходам ДУ фиг. 5 может иметь повышенные значения крутизны преобразования входного дифференциального напряжения в токи выходов 6, 7 и 24, 25.

На чертеже фиг. 6, в соответствии с п. 5 формулы изобретения, в схему введен второй 26 дополнительный источник опорного тока, который включен между объединенными истоками третьего 11 и четвертого 12 входных полевых транзисторов и второй 8 шиной источника питания. Дополнительный источник опорного тока 26 позволяет, также как и первый 13 и второй 14 резисторы, устанавливать заданные значения токов стока третьего 11 и четвертого 12 входных полевых транзисторов.

На чертеже фиг. 6, в соответствии с п. 6 формулы изобретения, второй 26 дополнительный источник опорного тока содержит вспомогательный транзистор 27 и вспомогательный резистор 28, причем сток вспомогательного транзистора 27 соединен со второй 8 шиной источника питания, затвор – подключен к объединенным истокам третьего 11 и четвертого 12 входных полевых транзисторов, исток связан с объединенными истоками третьего 11 и четвертого 12 входных полевых транзисторов через вспомогательный резистор 28, причем затвор вспомогательного транзистора 27 соединен с истоками третьего 11 и четвертого 12 входных полевых транзисторов.

На чертеже фиг. 7, в соответствии с п. 7 формулы изобретения, первый 9, второй 10, третий 11 и четвертый 12 входные полевые транзисторы выполнены в виде каскодных составных транзисторов, реализованных соответственно на основе элементарных полевых транзисторов 29 и 30, 31 и 32, 33 и 34, 35 и 36. Применение каскодных составных транзисторов повышает выходные сопротивления ДУ по первому 3, второму 4, третьему 6 и седьмому 7 выходам. Это позволяет получить на базе схемы фиг. 7 более высокие значения предельных коэффициентов усиления по напряжению.

Рассмотрим работу ДУ фиг. 2.

В статическом режиме, например, при подключении первого 1 и второго 2 входов ДУ фиг. 2 к общей шине источников питания, статические токи истоков первого 9 и второго 10 входных полевых транзисторов определяются уравнениями

, (1)

, (2)

, (3)

, (4)

где I_иi – ток истока i-го полевого транзистора;

U_зи.11, U_зи.12 – напряжение затвор-исток соответствующих третьего 11 и четвертого 12 входных полевых транзисторов (JFET) в рабочей точке при токе истока, равном I_R.

Таким образом, в схеме фиг. 2 за счет выбора сопротивлений первого 13 и второго 14 резисторов при известных стоко-затворных характеристиках JFET обеспечивается заданный статический режим по току всех полевых транзисторов.

Следует заметить, что статический режим ДУ фиг. 2 практически не зависит от величины входного синфазного сигнала и изменений напряжений питания на первой 5 и второй 8 шинах. Это позволяет исключить из схемы ДУ фиг. 2 традиционные источники опорного тока, отрицательно влияющие на статические и динамические параметры ДУ.

Если на вход 1 подается положительное входное напряжение u_вх относительно входа 2, то это вызывает увеличение тока через первый 9 и четвертый 12 входные полевые транзисторы и уменьшение тока стока второго 10 и третьего 11 входных полевых транзисторов.

Графики, представленные на чертежах фиг. 10 и фиг. 11, снятые при разных температурах и численных значениях сопротивлений первого 13, второго 14 резисторов подтверждают сделанные выше качественные выводы.

Результаты компьютерного моделирования в среде LTspice схем фиг. 8 и фиг. 9, представленные на чертежах фиг. 10 и фиг.11, показывают, что на основе предлагаемого ДУ фиг. 2 реализуется широкий спектр проходных характеристик с разными численными значениями напряжения ограничения U_гр для первого 3 и второго 4 токовых выходов, согласованных с первой 5 шиной источника питания, а также третьего 6 и четвертого 7 токовых выходов, согласованных со второй 8 шиной источника питания. Как показано в работах [71, 72], это позволяет проектировать дифференциальные и мультидифференциальные операционные усилители с заданным быстродействием в режиме большого сигнала, так как в ОУ максимальная скорость нарастания выходного напряжения определяется формулой , где f₁ – частота единичного усиления скорректированного ОУ; U_гр – напряжение ограничения проходной характеристики входного каскада.

Таким образом, заявляемое устройство имеет существенные преимущества в сравнении с ДУ-прототипом, что позволяет рекомендовать его для практического использования в ОУ и построения низкотемпературных и радиационно-стойких аналоговых микросхем по техпроцессу CJFet ОАО «Интеграл» (г. Минск), а также комплементарному биполярно-полевому технологическому процессу АО «НПП «Пульсар» (г. Москва).

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 5.814.953, 1995 г.

2. Патент US 5.225.791, 1993 г.

3. Патент US 6.844.781, 2005 г.

4. Патент US 5.291.149, 1994 г.

5. Патентная заявка US 2005/0024140, 2005 г.

6. Патентная заявка US 2006/0226908, 2006 г.

7. Патент US 4.636.743, 1985 г.

8. Патент SU 1220105, 1986 г.

9. Патент US 5.515.005, 1994 г.

10. Патент US 5.374.897, 1994 г.

11. Патент US 5.512.859, 1996 г.

12. Патент US 4.649.352, 1987 г.

13. Патент JP 8222972, 1996 г.

14. Патент US 6.268.769, 2001 г.

15. Патент RU 2193273, 2002 г.

16. Патент US 4.241.315, 1980 г.

17. Патент JP 2004129018, 2004 г.

18. Патент SU 530425, 1976 г.

19. Патент US 5.153.529, 1992 г.

20. Патент US 5.420.540, 1995 г.

21. Патент US 6.222.416, fig. 2, 2001 г.

22. Патент US 3.974.455, fig. 7, 1976 г.

23. Патент US 4.349.786, 1982 г.

24. Патент US 4.783.637, 1988 г.

25. Патент US 5.293.136, 1994 г.

26. Патент US 6.366.170, 2002 г.

27. Патент US 6.163.290, 2000 г.

28. Патент US 4.417.292, fig. 1, 1981 г.

29. Патент SU 1385255, 1988 г.

30. Патент US 2005/0285677, 2005 г.

31. Патент US 5.610.547, fig. 28, 1997 г.

32. Патент SU 459780, 1975 г.

33. Патентная заявка US 2003/0206060, 2003 г.

34. Патент US 6.794.940, 2004 г.

35. Патентная заявка US 2004/0174216, 2004 г.

36. Патентная заявка US 2006/0125522, 2006 г.

37. Патент US 6.433.637, 2002 г.

38. Патентная заявка US 2007/0159248, 2007 г.

39. Патент US 5.714.906, 1995 г.

40. Патент US 7.907.011, 2011 г.

41. Патент US 6.100.762, 2000 г.

42. Патент US 5.909.146, 1999 г.

43. Патент ЕР 1150423, 2001 г.

44. Патент JP 2004/222104, 2004 г.

45. Патент US 6.801.087, 2004 г.

46. Патент US 5.917.378, 1999 г.

47. Патентная заявка US 2008/0074405, 2008 г.

48. Патентная заявка US 2009/0206930, 2009 г.

49. Патент US 6.356.153, 2002 г.

50. Патент US 5.621.357, 1997 г.

51. Патент US 6.970.043, 2005 г.

52. Патент US 6.731.169, 2004 г.

53. Патент US 5.070.306, fig. 3, 1991 г.

54. Патент US 2010/001797, 2001 г.

55. Патент US 5.610.547, fig. 34, 1997 г.

56. Патент US 6.972.623, fig. 4, fig. 6, 2005 г.

57. Патент US 2008/0238546, fig. 2, 2008 г.

58. Патент US 2008/0252374, 2008 г.

59. Патент US 7.567.124, 2009 г.

60. Патент US 7.586.373, 2009 г.

61. Патент US 2006/0215787, 2006 г.

62. N. N. Prokopenko, N. V. Butyrlagin, A. V. Bugakova and A. A. Ignashin, "Method for speeding the micropower CMOS operational amplifiers with dual-input-stages," 2017 24th IEEE International Conference on Electronics, Circuits and Systems (ICECS), Batumi, 2017, pp. 78-81.

63. The Radiation-Hardened BiJFet Differential Amplifiers with Negative Current Feedback on the Common-Mode Signal / N. N. Prokopenko, O. V. Dvornikov, N. V. Butyrlagin, A. V. Bugakova // 2016 13th International conference on actual problems of electronic instrument engineering (APEIE – 2016) – 39281. Proceedings; Novosibirsk, October 3-6, 2016. In 12 Vol. Vol. 1. Part 1. Pp. 104-108 DOI: 10.1109/APEIE.2016.7802224.

64. K. O. Petrosyants, M. R. Ismail-zade, L. M. Sambursky, O. V. Dvornikov, B. G. Lvov and I. A. Kharitonov, "Automation of parameter extraction procedure for Si JFET SPICE model in the −200…+110°C temperature range," 2018 Moscow Workshop on Electronic and Networking Technologies (MWENT), Moscow, 2018, pp. 1-5. DOI: 10.1109/MWENT.2018.8337212

65. Создание низкотемпературных аналоговых ИС для обработки импульсных сигналов датчиков. Часть 2 / О. Дворников, В. Чеховский, В. Дятлов, Н. Прокопенко // Современная электроника, 2015, № 5. С. 24-28

66. O. V. Dvornikov, N. N. Prokopenko, N. V. Butyrlagin and I. V. Pakhomov, "The differential and differential difference operational amplifiers of sensor systems based on bipolar-field technological process AGAMC," 2016 International Siberian Conference on Control and Communications (SIBCON), Moscow, 2016, pp. 1-6. DOI: 10.1109/SIBCON.2016.7491792

67. O. V. Dvornikov, N. N. Prokopenko, I. V. Pakhomov and A. V. Bugakova, "The analog array chip AC-1.3 for the tasks of tool engineering in conditions of cryogenic temperature, neutron flux and cumulative radiation dose effects," 2016 IEEE East-West Design & Test Symposium (EWDTS), Yerevan, 2016, pp. 1-4. DOI: 10.1109/EWDTS.2016.7807724

68. Дворников О.В., Чеховский В.А., Дятлов В.Л., Прокопенко Н.Н. "Малошумящий электронный модуль обработки сигналов лавинных фотодиодов" Приборы и методы измерений, no. 2 (7), 2013, pp. 42-46.

69. Дворников О. Чеховский В., Дятлов В., Прокопенко Н. Применение структурных кристаллов для создания интерфейсов датчиков //Современная электроника. – 2014. – №. 1. – С. 32-37.

70. O. V. Dvornikov, A. V. Bugakova, N. N. Prokopenko, V. L. Dziatlau and I. V. Pakhomov, "The microcircuits MH2XA010-02/03 for signal processing of optoelectronic sensors," 2017 18th International Conference of Young Specialists on Micro/Nanotechnologies and Electron Devices (EDM), Erlagol, 2017, pp. 396-402. DOI: 10.1109/EDM.2017.7981781

71. Операционные усилители с непосредственной связью каскадов: монография / Анисимов В.И., Капитонов М.В., Прокопенко Н.Н., Соколов Ю.М. - Л.: «Энергия», 1979. - 148 с.

72. Прокопенко, Н.Н. Архитектура и схемотехника быстродействующих операционных усилителей: монография / Н.Н. Прокопенко, А.С. Будяков. – Шахты: Изд-во ЮРГУЭС, 2006. – 231 с.

Изобретение относится к области электроники и может быть использовано в качестве малошумящего устройства усиления аналоговых сигналов в структуре аналоговых микросхем различного функционального назначения, например операционных усилителях, компараторах и т.п., в том числе работающих при низких температурах и воздействии радиации. Технический результат: создание условий, при которых обеспечиваются меньшие значения входных емкостей по входам усилителя, а также более высокая стабильность статического режима (ССР) за счет уменьшения числа пассивных элементов, разброс параметров которых влияет на ССР. Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом содержит первый (1) и второй (2) входы устройства, первый (3) и второй (4) противофазные токовые выходы, согласованные с первой (5) шиной источника питания, третий (6) и четвертый (7) противофазные токовые выходы, согласованные со второй (8) шиной источника питания, первый (9) входной полевой транзистор, затвор которого соединен с первым (1) входом устройства, а сток подключен к первому (3) токовому выходу, второй (10) входной полевой транзистор, затвор которого связан со вторым (2) входом устройства, а сток подключен ко второму (4) токовому выходу, третий (11) входной полевой транзистор, сток которого соединен с третьим (6) токовым выходом, четвертый (12) входной полевой транзистор, сток которого соединен с четвертым (7) токовым выходом, причем между истоком первого (9) входного полевого транзистора и истоком второго (10) входного полевого транзистора включены последовательно соединенные первый (13) и второй (14) резисторы. Затвор третьего (11) входного полевого транзистора подключен к истоку первого (9) входного полевого транзистора, затвор четвертого (12) входного полевого транзистора подключен к истоку второго (10) входного полевого транзистора, а общий узел последовательно соединенных первого (13) и второго (14) резисторов связан с объединенными истоками третьего (11) и четвертого (12) входных полевых транзисторов. 6 з.п. ф-лы, 12 ил.

1. Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом, содержащий первый (1) и второй (2) входы устройства, первый (3) и второй (4) противофазные токовые выходы, согласованные с первой (5) шиной источника питания, третий (6) и четвертый (7) противофазные токовые выходы, согласованные со второй (8) шиной источника питания, первый (9) входной полевой транзистор, затвор которого соединен с первым (1) входом устройства, а сток подключен к первому (3) токовому выходу, второй (10) входной полевой транзистор, затвор которого связан со вторым (2) входом устройства, а сток подключен ко второму (4) токовому выходу, третий (11) входной полевой транзистор, сток которого соединен с третьим (6) токовым выходом, четвертый (12) входной полевой транзистор, сток которого соединен с четвертым (7) токовым выходом, причем между истоком первого (9) входного полевого транзистора и истоком второго (10) входного полевого транзистора включены последовательно соединенные первый (13) и второй (14) резисторы, отличающийся тем, что затвор третьего (11) входного полевого транзистора подключен к истоку первого (9) входного полевого транзистора, затвор четвертого (12) входного полевого транзистора подключен к истоку второго (10) входного полевого транзистора, а общий узел последовательно соединенных первого (13) и второго (14) резисторов связан с объединенными истоками третьего (11) и четвертого (12) входных полевых транзисторов.

2. Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 1, отличающийся тем, что общий узел последовательно соединенных первого (13) и второго (14) резисторов связан с объединенными истоками третьего (11) и четвертого (12) входных полевых транзисторов через первый (19) дополнительный резистор.

3. Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 1, отличающийся тем, что к общему узлу последовательно соединенных первого (13) и второго (14) резисторов подключен первый (20) дополнительный источник опорного тока.

4. Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 3, отличающийся тем, что первый (20) дополнительный источник опорного тока содержит первый (21) и второй (22) дополнительные входные полевые транзисторы, общие истоки которых объединены и подключены к общему узлу последовательно соединенных первого (13) и второго (14) резисторов через второй (23) дополнительный резистор, затвор первого (21) дополнительного входного полевого транзистора соединен с первым (1) входом устройства, причем затвор второго (22) дополнительного входного полевого транзистора соединен со вторым (2) входом устройства, а стоки первого (21) и второго (22) дополнительных входных полевых транзисторов используются соответственно как первый (24) и второй (25) дополнительные токовые выходы устройства.

5. Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 1, отличающийся тем, что в схему введен второй (26) дополнительный источник опорного тока, который включен между объединенными истоками третьего (11) и четвертого (12) входных полевых транзисторов и второй (8) шиной источника питания.

6. Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 5, отличающийся тем, что второй (26) дополнительный источник опорного тока содержит вспомогательный транзистор (27) и вспомогательный резистор (28), причем сток вспомогательного транзистора (27) соединен со второй (8) шиной источника питания, затвор – подключен к объединенным истокам третьего (11) и четвертого (12) входных полевых транзисторов, исток связан с объединенными истоками третьего (11) и четвертого (12) входных полевых транзисторов через вспомогательный резистор (28), причем затвор вспомогательного транзистора (27) соединен с истоками третьего (11) и четвертого (12) входных полевых транзисторов.

7. Дифференциальный усилитель на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 1, отличающийся тем, что первый (9), второй (10), третий (11) и четвертый (12) входные полевые транзисторы выполнены в виде каскодных составных транзисторов, реализованных соответственно на основе элементарных полевых транзисторов (29) и (30), (31) и (32), (33) и (34), (35) и (36).