ДИФФЕРЕНЦИАЛЬНЫЙ КАСКАД НА КОМПЛЕМЕНТАРНЫХ ПОЛЕВЫХ ТРАНЗИСТОРАХ С УПРАВЛЯЮЩИМ P-N ПЕРЕХОДОМ КЛАССА АВ С ИЗМЕНЯЕМЫМ НАПРЯЖЕНИЕМ ОГРАНИЧЕНИЯ ПРОХОДНОЙ ХАРАКТЕРИСТИКИ Российский патент 2020 года по МПК H03F3/34 

Изобретение относится к области радиотехники и может использоваться в структуре аналоговых микросхем различного функционального назначения, например, операционных усилителях (ОУ), компараторах, мостовых усилителях мощности и т.п., работающих в режиме большого сигнала, в том числе при низких температурах и воздействии проникающей радиации.

Известны схемы классических дифференциальных усилителей (ДУ) на комплементарных транзисторах [1-61], в т.ч. на комплементарных биполярных транзисторах [1-32], на комплементарных КМОП полевых транзисторах [33-61] и комплементарных полевых транзисторах с управляющим p-n переходом (JFet) [4], которые стали основой многих серийных аналоговых микросхем. В литературе по аналоговой микроэлектронике этот класс ДУ имеет специальное обозначение – dual-input-stage [62].

Для работы при низких температурах при жестких ограничениях на уровень шумов перспективно использование JFet полевых транзисторов [63-67]. ДУ данного класса активно применяются в структуре малошумящих аналоговых интерфейсов для обработки сигналов датчиков [68-70], в том числе в условиях низких температур и воздействии проникающей радиации.

Ближайшим прототипом (фиг. 1) заявляемого устройства является ДУ, описанный в патенте US 5.291.149, fig. 4, 1994 г., который содержит первый 1 и второй 2 входы устройства, первый 3 и второй 4 токовые выходы устройства, согласованные с первой 5 шиной источника питания, третий 6 и четвертый 7 токовые выходы устройства согласованные со второй 8 шиной источника питания, первый 9 и второй 10 входные полевые транзисторы с объединенными истоками, третий 11 и четвертый 12 входные полевые транзисторы с объединенными истоками, причем сток первого 9 входного полевого транзистора связан с первым 3 токовым выходом устройства, сток второго 10 входного полевого транзистора соединен со вторым 4 токовым выходом устройства, сток третьего 11 входного полевого транзистора связан с третьим 6 токовым выходом устройства, сток четвертого 12 входного полевого транзистора соединен с четвертым 7 токовым выходом устройства.

Существенный недостаток известного ДК фиг. 1 состоит, во-первых, в том, что его статический режим определяется двумя источниками опорного тока I₁ (I₂), которые, как правило, неидентичны, что становится источником дополнительных погрешностей усиления малых сигналов. Во-вторых, в известном ДК при фиксированном токе потребления затруднено изменение напряжения ограничения U_гр. проходной характеристики i_вых=f(u_вх) [71], которое оказывает существенное влияние на максимальную скорость нарастания выходного напряжения (SR) классического операционного усилителя с входным ДК фиг. 1 [71-72]:

, (1)

где f₁ – частота единичного усиления скорректированного ОУ с входным ДК фиг. 1, как правило, не зависящая от U_гр.

Это не позволяет управлять численными значениями SR в конкретных схемах ОУ при заданных ограничениях на токопотребление, запас устойчивости по фазе, коэффициент усиления по напряжению и т.п.[71, 72]

Основная задача предполагаемого изобретения состоит в создании условий, при которых в ДК фиг. 1 обеспечивается возможность изменения напряжения ограничения проходной характеристики U_гр. по усмотрению разработчика (в зависимости от заданных значений SR [71-72]) при фиксированном токопотреблении.

Поставленная задача решается тем, что в дифференциальном каскаде (ДУ) фиг. 1, содержащем первый 1 и второй 2 входы устройства, первый 3 и второй 4 токовые выходы устройства, согласованные с первой 5 шиной источника питания, третий 6 и четвертый 7 токовые выходы устройства согласованные со второй 8 шиной источника питания, первый 9 и второй 10 входные полевые транзисторы с объединенными истоками, третий 11 и четвертый 12 входные полевые транзисторы с объединенными истоками, причем сток первого 9 входного полевого транзистора связан с первым 3 токовым выходом устройства, сток второго 10 входного полевого транзистора соединен со вторым 4 токовым выходом устройства, сток третьего 11 входного полевого транзистора связан с третьим 6 токовым выходом устройства, сток четвертого 12 входного полевого транзистора соединен с четвертым 7 токовым выходом устройства предусмотрены новые элементы и связи – в схему введены первый 13, второй 14, третий 15, четвертый 16 дополнительные полевые транзисторы, затвор первого 13 дополнительного полевого транзистора соединен с первым 1 входом устройства, его сток соединен с первой 5 шиной источника питания, затвор второго 14 дополнительного полевого транзистора соединен со первым 1 входом устройства, его сток соединен с второй 8 шиной источника питания, причем между истоками первого 13 и второго 14 дополнительных полевых транзисторов включен первый 17 дополнительный резистор, затвор третьего 15 дополнительного полевого транзистора соединен со вторым 2 входом устройства, его сток соединен с первой 5 шиной источника питания, затвор четвертого 16 дополнительного полевого транзистора подключен к второму 2 входу устройства, его сток соединен со второй 8 шиной источника питания, причем между истоками третьего 15 и четвертого 16 дополнительных полевых транзисторов включен второй 18 дополнительный резистор, между истоками первого 13 и третьего 15 дополнительных полевых транзисторов включен третий 19 дополнительный резистор, между истоками второго 14 и четвертого 16 дополнительных полевых транзисторов включен четвёртый 20 дополнительный резистор, затвор первого 9 входного полевого транзистора соединен с истоком третьего 14 дополнительного полевого транзистора, затвор второго 10 входного полевого транзистора соединен с истоком четвертого 16 дополнительного полевого транзистора, затвор третьего 11 входного полевого транзистора соединен с истоком первого 13 дополнительного полевого транзистора, затвор четвертого 12 входного полевого транзистора соединен с истоком третьего 15 дополнительного полевого транзистора, причем объединенные истоки первого 9 и второго 10 входных полевых транзисторов связаны с объединенными истоками третьего 11 и четвёртого 12 входных полевых транзисторов.

На чертеже фиг. 1 представлена схема ДК-прототипа, а на чертеже фиг. 2 – схема заявляемого ДК в соответствии с формулой изобретения.

На чертеже фиг. 3 показан статический режим ДК фиг. 2 на комплементарных полевых транзисторах CJFET (ОАО «Интеграл», г. Минск) в среде САПР (Analog Devices) LTSpice при температуре окружающей среды -197ᵒC, R1=R2=30 кОм, R3=R4=5кОм, напряжениях питания V1=V2=±5В.

На чертеже фиг. 4 показаны проходные характеристики ДК фиг. 3 при температуре окружающей среды 27ᵒС, R1=R2=30 кОм, напряженях питания V1=V2=±5В и разных значениях сопротивлений резисторов R3=R4=Rvar=5к/15к/30кOм.

На чертеже фиг. 5 представлены проходные характеристики ДК фиг. 3 при температуре окружающей среды -197ᵒС, R1=R2=30 кОм, напряжениях питания V1=V2=±5В и разных значениях сопротивлений резисторов R3=R4=Rvar=5к/15к/30кOм.

Рассмотрим работу ДК. Статический режим транзисторов ДК фиг. 2 определяется первым 17 и вторым 18 дополнительными резисторами, а также стоко-затворными характеристиками применяемых полевых транзисторов. При этом, третий 19 и четвёртый 20 дополнительные резисторы не оказывают какого-либо воздействия на статические токи схемы ДК, так как они включены между эквипотенциальными узлами схемы.

Для установления заданной величины напряжения ограничения ДК фиг. 2 (U_гр.) введены третий 19 и четвёртый 20 дополнительные резисторы. Изменение сопротивления этих резисторов существенно влияет, как на максимальные выходные токи ДК (I_{вых.мах. ,}фиг.4, фиг.5), так и на напряжение ограничения (U_гр.) его проходной характеристики. Данный эффект реализуется как при комнатных (фиг. 4), так и при криогенных (фиг. 5) температурах. Управление величиной I_{вых.мах.} и U_гр. является необходимым условием для установления заданной величины максимальной скорости нарастания выходного напряжения классического ОУ с входным каскадом фиг. 2 [71, 72].

В ДК-прототипе режим класса «АВ» не реализуется, что является его существенным недостатком.

Таким образом, заявляемое устройство имеет существенные преимущества в сравнении с известными схемотехническими решениями ДК класса dual-input-stage [1-61].

Библиографический список

1. Патент US 5.814.953, 1995 г.

2. Патент US 5.225.791, 1993 г.

3. Патент US 6.844.781, 2005 г.

4. Патент US 5.291.149, 1994 г.

5. Патентная заявка US 2005/0024140, 2005 г.

6. Патентная заявка US 2006/0226908, 2006 г.

7. Патент US 4.636.743, 1985 г.

8. Патент SU 1220105, 1986 г.

9. Патент US 5.515.005, 1994 г.

10. Патент US 5.374.897, 1994 г.

11. Патент US 5.512.859, 1996 г.

12. Патент US 4.649.352, 1987 г.

13. Патент JP 8222972, 1996 г.

14. Патент US 6.268.769, 2001 г.

15. Патент RU 2193273, 2002 г.

16. Патент US 4.241.315, 1980 г.

17. Патент JP 2004129018, 2004 г.

18. Патент SU 530425, 1976 г.

19. Патент US 5.153.529, 1992 г.

20. Патент US 5.420.540, 1995 г.

21. Патент US 6.222.416, fig. 2, 2001 г.

22. Патент US 3.974.455, fig. 7, 1976 г.

23. Патент US 4.349.786, 1982 г.

24. Патент US 4.783.637, 1988 г.

25. Патент US 5.293.136, 1994 г.

26. Патент US 6.366.170, 2002 г.

27. Патент US 6.163.290, 2000 г.

28. Патент US 4.417.292, fig. 1, 1981 г.

29. Патент SU 1385255, 1988 г.

30. Патент US 2005/0285677, 2005 г.

31. Патент US 5.610.547, fig. 28, 1997 г.

32. Патент SU 459780, 1975 г.

33. Патентная заявка US 2003/0206060, 2003 г.

34. Патент US 6.794.940, 2004 г.

35. Патентная заявка US 2004/0174216, 2004 г.

36. Патентная заявка US 2006/0125522, 2006 г.

37. Патент US 6.433.637, 2002 г.

38. Патентная заявка US 2007/0159248, 2007 г.

39. Патент US 5.714.906, 1995 г.

40. Патент US 7.907.011, 2011 г.

41. Патент US 6.100.762, 2000 г.

42. Патент US 5.909.146, 1999 г.

43. Патент ЕР 1150423, 2001 г.

44. Патент JP 2004/222104, 2004 г.

45. Патент US 6.801.087, 2004 г.

46. Патент US 5.917.378, 1999 г.

47. Патентная заявка US 2008/0074405, 2008 г.

48. Патентная заявка US 2009/0206930, 2009 г.

49. Патент US 6.356.153, 2002 г.

50. Патент US 5.621.357, 1997 г.

51. Патент US 6.970.043, 2005 г.

52. Патент US 6.731.169, 2004 г.

53. Патент US 5.070.306, fig. 3, 1991 г.

54. Патент US 2010/001797, 2001 г.

55. Патент US 5.610.547, fig. 34, 1997 г.

56. Патент US 6.972.623, fig. 4, fig. 6, 2005 г.

57. Патент US 2008/0238546, fig. 2, 2008 г.

58. Патент US 2008/0252374, 2008 г.

59. Патент US 7.567.124, 2009 г.

60. Патент US 7.586.373, 2009 г.

61. Патент US 2006/0215787, 2006 г.

62. N. N. Prokopenko, N. V. Butyrlagin, A. V. Bugakova and A. A. Ignashin, "Method for speeding the micropower CMOS operational amplifiers with dual-input-stages," 2017 24th IEEE International Conference on Electronics, Circuits and Systems (ICECS), Batumi, 2017, pp. 78-81.

63. The Radiation-Hardened BiJFet Differential Amplifiers with Negative Current Feedback on the Common-Mode Signal / N. N. Prokopenko, O. V. Dvornikov, N. V. Butyrlagin, A. V. Bugakova // 2016 13th International conference on actual problems of electronic instrument engineering (APEIE – 2016) – 39281. Proceedings; Novosibirsk, October 3-6, 2016. In 12 Vol. Vol. 1. Part 1. Pp. 104-108 DOI: 10.1109/APEIE.2016.7802224.

64. K. O. Petrosyants, M. R. Ismail-zade, L. M. Sambursky, O. V. Dvornikov, B. G. Lvov and I. A. Kharitonov, "Automation of parameter extraction procedure for Si JFET SPICE model in the −200…+110°C temperature range," 2018 Moscow Workshop on Electronic and Networking Technologies (MWENT), Moscow, 2018, pp. 1-5. DOI: 10.1109/MWENT.2018.8337212

65. Создание низкотемпературных аналоговых ИС для обработки импульсных сигналов датчиков. Часть 2 / О. Дворников, В. Чеховский, В. Дятлов, Н. Прокопенко // Современная электроника, 2015, № 5. С. 24-28

66. O. V. Dvornikov, N. N. Prokopenko, N. V. Butyrlagin and I. V. Pakhomov, "The differential and differential difference operational amplifiers of sensor systems based on bipolar-field technological process AGAMC," 2016 International Siberian Conference on Control and Communications (SIBCON), Moscow, 2016, pp. 1-6. DOI: 10.1109/SIBCON.2016.7491792

67. O. V. Dvornikov, N. N. Prokopenko, I. V. Pakhomov and A. V. Bugakova, "The analog array chip AC-1.3 for the tasks of tool engineering in conditions of cryogenic temperature, neutron flux and cumulative radiation dose effects," 2016 IEEE East-West Design & Test Symposium (EWDTS), Yerevan, 2016, pp. 1-4. DOI: 10.1109/EWDTS.2016.7807724

68. Дворников О.В., Чеховский В.А., Дятлов В.Л., Прокопенко Н.Н. "Малошумящий электронный модуль обработки сигналов лавинных фотодиодов" Приборы и методы измерений, no. 2 (7), 2013, pp. 42-46.

69. Дворников О. Чеховский В., Дятлов В., Прокопенко Н. Применение структурных кристаллов для создания интерфейсов датчиков //Современная электроника. – 2014. – №. 1. – С. 32-37.

70. O. V. Dvornikov, A. V. Bugakova, N. N. Prokopenko, V. L. Dziatlau and I. V. Pakhomov, "The microcircuits MH2XA010-02/03 for signal processing of optoelectronic sensors," 2017 18th International Conference of Young Specialists on Micro/Nanotechnologies and Electron Devices (EDM), Erlagol, 2017, pp. 396-402. DOI: 10.1109/EDM.2017.7981781

71. Операционные усилители с непосредственной связью каскадов: монография / Анисимов В.И., Капитонов М.В., Прокопенко Н.Н., Соколов Ю.М. - Л.: «Энергия», 1979. - 148 с.

72. Прокопенко, Н.Н. Архитектура и схемотехника быстродействующих операционных усилителей: монография / Н.Н. Прокопенко, А.С. Будяков. – Шахты: Изд-во ЮРГУЭС, 2006. – 231 с.

Изобретение относится к области радиотехники. Технический результат заключается в создании условий, при которых обеспечивается возможность изменения напряжения ограничения проходной характеристики U_гр в зависимости от заданных значений SR при фиксированном токопотреблении. Дифференциальный каскад (ДК) содержит токовые выходы устройства, согласованные с первой шиной источника питания, полевые транзисторы с объединенными истоками и соединенные между собой. В каскад для установления заданной величины напряжения ограничения ДК введены третий и четвертый дополнительные резисторы, изменение сопротивления которых существенно влияет как на максимальные выходные токи ДК, так и на напряжение ограничения его проходной характеристики. 5 ил.

Дифференциальный каскад на комплементарных полевых транзисторах с управляющим p-n переходом класса АВ с изменяемым напряжением ограничения проходной характеристики, содержащий первый (1) и второй (2) входы устройства, первый (3) и второй (4) токовые выходы устройства, согласованные с первой (5) шиной источника питания, третий (6) и четвертый (7) токовые выходы устройства, согласованные со второй (8) шиной источника питания, первый (9) и второй (10) входные полевые транзисторы с объединенными истоками, третий (11) и четвертый (12) входные полевые транзисторы с объединенными истоками, причем сток первого (9) входного полевого транзистора связан с первым (3) токовым выходом устройства, сток второго (10) входного полевого транзистора соединен со вторым (4) токовым выходом устройства, сток третьего (11) входного полевого транзистора связан с третьим (6) токовым выходом устройства, сток четвертого (12) входного полевого транзистора соединен с четвертым (7) токовым выходом устройства, отличающийся тем, что в схему введены первый (13), второй (14), третий (15), четвертый (16) дополнительные полевые транзисторы, затвор первого (13) дополнительного полевого транзистора соединен с первым (1) входом устройства, его сток соединен с первой (5) шиной источника питания, затвор второго (14) дополнительного полевого транзистора соединен с первым (1) входом устройства, его сток соединен с второй (8) шиной источника питания, причем между истоками первого (13) и второго (14) дополнительных полевых транзисторов включен первый (17) дополнительный резистор, затвор третьего (15) дополнительного полевого транзистора соединен со вторым (2) входом устройства, его сток соединен с первой (5) шиной источника питания, затвор четвертого (16) дополнительного полевого транзистора подключен к второму (2) входу устройства, его сток соединен со второй (8) шиной источника питания, причем между истоками третьего (15) и четвертого (16) дополнительных полевых транзисторов включен второй (18) дополнительный резистор, между истоками первого (13) и третьего (15) дополнительных полевых транзисторов включен третий (19) дополнительный резистор, между истоками второго (14) и четвертого (16) дополнительных полевых транзисторов включен четвёртый (20) дополнительный резистор, затвор первого (9) входного полевого транзистора соединен с истоком третьего (14) дополнительного полевого транзистора, затвор второго (10) входного полевого транзистора соединен с истоком четвертого (16) дополнительного полевого транзистора, затвор третьего (11) входного полевого транзистора соединен с истоком первого (13) дополнительного полевого транзистора, затвор четвертого (12) входного полевого транзистора соединен с истоком третьего (15) дополнительного полевого транзистора, причем объединенные истоки первого (9) и второго (10) входных полевых транзисторов связаны с объединенными истоками третьего (11) и четвёртого (12) входных полевых транзисторов.