МАЖОРИТАРНЫЙ МОДУЛЬ Российский патент 2023 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны мажоритарные модули (см., например, патент РФ 2700554, кл. G06F7/57, 2019 г.), которые содержат логические элементы и реализуют мажоритарную функцию семи аргументов – входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных мажоритарных модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация мажоритарной функции девяти аргументов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (патент РФ 2747107, кл. G06F7/57, 2021 г.), который содержит элементы исключающее ИЛИ, мажоритарные элементы и реализует мажоритарную функцию семи аргументов – входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация мажоритарной функции девяти аргументов.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации мажоритарной функции девяти аргументов – входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в мажоритарном модуле, содержащем два элемента исключающее ИЛИ и четыре мажоритарных элемента, i-й (), четвертый входы мажоритарного модуля, i-й вход j-го () элемента исключающее ИЛИ и выход второго мажоритарного элемента соединены соответственно с i-ым входом первого, первым входом второго элементов исключающее ИЛИ, i-ым входом j-го и вторым входом четвертого мажоритарных элементов, особенность заключается в том, что в него введены третий, четвертый элементы исключающее ИЛИ, пятый мажоритарный элемент и элемент 4ИЛИ, элемент 4И, i-й вход ()-го элемента исключающее ИЛИ и k-й () вход элемента 4И соединены соответственно с i-ым входом ()-го мажоритарного элемента и k-ым входом элемента 4ИЛИ, выходы i-го, четвертого элементов исключающее ИЛИ и третий вход пятого мажоритарного элемента соединены соответственно с i-ым, четвертым входами элемента 4И и выходом четвертого мажоритарного элемента, а выходы первого, третьего, первый, второй входы и выход пятого мажоритарных элементов соединены соответственно с первым, третьим входами четвертого элемента исключающее ИЛИ, выходами элементов 4И, 4ИЛИ и выходом мажоритарного модуля, пятый, шестой и ()-й входы которого соединены соответственно со вторым, третьим входами второго и i-ым входом третьего элементов исключающее ИЛИ.

На чертеже представлена схема предлагаемого мажоритарного модуля.

Мажоритарный модуль содержит элементы исключающее или 1₁,…,1₄, мажоритарные элементы 2₁,…,2₅, элемент 4И 3, элемент 4ИЛИ 4, причем i-й () вход элемента 1_k () и k-й вход элемента 3 соединены соответственно с i-ым входом элемента 2_k и k-ым входом элемента 4, выход элемента 1_k и i-й вход элемента 1₄ соединены соответственно с k-ым входом элемента 3 и выходом элемента 2_i, а первый, второй, третий входы и выход элемента 2₅ соединены соответственно с выходами элементов 3, 4, 2₄ и выходом мажоритарного модуля, ()-й, ()-й, ()-й входы которого соединены соответственно с первым, вторым, третьим входами элемента 1_i.

Работа предлагаемого мажоритарного модуля осуществляется следующим образом. На его первый, …, девятый входы подаются соответственно двоичные сигналы . На выходах элементов 1_k (), 2_m () имеем

, (1)

, (2)

где , – сигналы на их i-ых входах. В представленных ниже табл.1 и табл.2 приведены соответственно значения внутренних сигналов , предлагаемого мажоритарного модуля, полученные с учетом (1), (2) для всех возможных наборов значений сигналов , и значения его выходного сигнала Z, полученные с учетом (1), (2) для всех возможных наборов значений сигналов .

Таблица 1

000 00 100 01 001 01 101 10 010 01 110 10 011 10 111 11

Таблица 2

Z Z 00 00 00 0 10 00 00 0 00 00 01 0 10 00 01 0 00 00 10 0 10 00 10 0 00 00 11 0 10 00 11 1 00 01 00 0 10 01 00 0 00 01 01 0 10 01 01 0 00 01 10 0 10 01 10 1 00 01 11 0 10 01 11 1 00 10 00 0 10 10 00 0 00 10 01 0 10 10 01 1 00 10 10 0 10 10 10 1 00 10 11 1 10 10 11 1 00 11 00 0 10 11 00 1 00 11 01 0 10 11 01 1 00 11 10 1 10 11 10 1 00 11 11 1 10 11 11 1 01 00 00 0 11 00 00 0 01 00 01 0 11 00 01 0 01 00 10 0 11 00 10 1 01 00 11 0 11 00 11 1 01 01 00 0 11 01 00 0 01 01 01 0 11 01 01 1 01 01 10 0 11 01 10 1 01 01 11 1 11 01 11 1 01 10 00 0 11 10 00 1 01 10 01 0 11 10 01 1 01 10 10 1 11 10 10 1 01 10 11 1 11 10 11 1 01 11 00 0 11 11 00 1 01 11 01 1 11 11 01 1 01 11 10 1 11 11 10 1 01 11 11 1 11 11 11 1

Согласно данным, приведенным в табл.1, табл.2, имеем

,

где есть мажоритарная функция девяти аргументов .

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый мажоритарный модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует мажоритарную функцию девяти аргументов – входных двоичных сигналов.

Изобретение относится к элементам цифровой вычислительной техники. Технический результат заключается в реализации мажоритарной функции 9 аргументов. Технический результат достигается за счет того, что в мажоритарный модуль, содержащий два элемента исключающее ИЛИ и четыре мажоритарных элемента, дополнительно введены третий, четвертый элементы исключающее ИЛИ, пятый мажоритарный элемент и элемент 4ИЛИ, элемент 4И, при этом все элементы соединены по новой схеме, обеспечивающей реализацию мажоритарной функции 9 аргументов. 1 ил., 2 табл.

Мажоритарный модуль, содержащий два элемента исключающее ИЛИ и четыре мажоритарных элемента, причем i-й (), четвертый входы мажоритарного модуля, i-й вход j-го () элемента исключающее ИЛИ и выход второго мажоритарного элемента соединены соответственно с i-ым входом первого, первым входом второго элементов исключающее ИЛИ, i-ым входом j-го и вторым входом четвертого мажоритарных элементов, отличающийся тем, что в него введены третий, четвертый элементы исключающее ИЛИ, пятый мажоритарный элемент и элемент 4ИЛИ, элемент 4И, i-й вход ()-го элемента исключающее ИЛИ и k-й () вход элемента 4И соединены соответственно с i-ым входом ()-го мажоритарного элемента и k-ым входом элемента 4ИЛИ, выходы i-го, четвертого элементов исключающее ИЛИ и третий вход пятого мажоритарного элемента соединены соответственно с i-ым, четвертым входами элемента 4И и выходом четвертого мажоритарного элемента, а выходы первого, третьего, первый, второй входы и выход пятого мажоритарных элементов соединены соответственно с первым, третьим входами четвертого элемента исключающее ИЛИ, выходами элементов 4И, 4ИЛИ и выходом мажоритарного модуля, пятый, шестой и ()-й входы которого соединены соответственно со вторым, третьим входами второго и i-ым входом третьего элементов исключающее ИЛИ.