ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2023 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2689815, кл. G06F7/57, 2019 г.), которые содержат мажоритарные элементы и с помощью константной настройки реализуют любую из простых симметричных булевых функций , зависящих от семи аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относится схемная сложность, обусловленная тем, что цена по Квайну схемы, в частности, упомянутого аналога равна 36.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2762620, кл. G06F7/57, 2021 г.), который содержит мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций , зависящих от семи аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 33.

Техническим результатом изобретения является упрощение схемы логического преобразователя за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, выходы третьего, четвертого, третий вход восьмого и первые входы третьего, шестого мажоритарных элементов соединены соответственно с вторыми входами четвертого, пятого, выходом второго мажоритарных элементов и первым, вторым настроечными входами логического преобразователя, особенность заключается в том, что в него дополнительно введены два элемента исключающее ИЛИ, третьи входы четвертого, пятого мажоритарных элементов, i-й () вход и выход j-го () элемента исключающее ИЛИ соединены соответственно с выходами восьмого, седьмого, i-ым входом j-го и вторым входом ()-го мажоритарных элементов, третьи входы третьего, шестого и вторые входы седьмого, восьмого мажоритарных элементов соединены соответственно с выходами второго, первого элементов исключающее ИЛИ и выходами шестого, первого мажоритарных элементов, а первый, второй, третий входы j-го элемента исключающее ИЛИ, третий вход седьмого и выход пятого мажоритарных элементов соединены соответственно с ()-ым, ()-ым, ()-ым, седьмым информационными входами и выходом логического преобразователя, второй и первый настроечные входы которого соединены соответственно с первыми входами четвертого, пятого, восьмого и первым входом седьмого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁,…,1₈ и элементы исключающее ИЛИ 2₁, 2₂, причем выходы элементов 1₁, 2₁, 2₂, 1₃, 1₄, 1₆ и третьи входы элементов 1₃, 1₄, 1₅, 1₆, 1₈ соединены соответственно с вторыми входами элементов 1₈, 1₃, 1₆, 1₄, 1₅, 1₇ и выходами элементов 2₂, 1₈, 1₇, 2₁, 1₂, i-й () вход элемента 1_j () соединен с i-ым входом элемента 2_j, а первый, второй, третий входы элемента 2_j, третий вход элемента 1₇ и выход элемента 1₅ являются соответственно ()-ым, ()-ым, ()-ым, седьмым информационными входами и выходом логического преобразователя, первый и второй настроечные входы которого соединены соответственно с первыми входами элементов 1₃, 1₇ и первыми входами элементов 1₄, 1₅, 1₆, 1₈.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы константной настройки. На его первый,…,седьмой информационные входы подаются соответственно двоичные сигналы . В представленной ниже табл.1 приведены значения внутренних сигналов (), предлагаемого логического преобразователя, полученные для всех возможных наборов значений сигналов . Далее в табл.2 приведены значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов при 1) ; 2) , ; 3) , ; 4) .

Таблица 1 000 00 100 01 001 01 101 10 010 01 110 10 011 10 111 11

Таблица 2 1) 2) 3) 4) 1) 2) 3) 4) Z Z Z Z Z Z Z Z 0 00 00 0 0 0 0 1 00 00 1 0 0 0 0 00 01 1 0 0 0 1 00 01 1 1 0 0 0 00 10 1 1 0 0 1 00 10 1 1 0 0 0 00 11 1 1 0 0 1 00 11 1 1 0 0 0 01 00 1 0 0 0 1 01 00 1 1 0 0 0 01 01 1 1 0 0 1 01 01 1 1 0 0 0 01 10 1 1 0 0 1 01 10 1 1 0 0 0 01 11 1 1 0 0 1 01 11 1 1 0 0 0 10 00 1 1 0 0 1 10 00 1 1 0 0 0 10 01 1 1 0 0 1 10 01 1 1 0 0 0 10 10 1 1 0 0 1 10 10 1 1 0 0 0 10 11 1 1 0 0 1 10 11 1 1 1 0 0 11 00 1 1 0 0 1 11 00 1 1 0 0 0 11 01 1 1 0 0 1 11 01 1 1 0 0 0 11 10 1 1 0 0 1 11 10 1 1 1 0 0 11 11 1 1 1 0 1 11 11 1 1 1 1

Если либо , либо , либо , то согласно табл. 1, табл. 2 соответственно имеем

либо либо

либо ,

где есть простые симметричные булевы функции семи аргументов (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из простых симметричных булевых функций , зависящих от семи аргументов - входных двоичных сигналов, при этом схема предлагаемого логического преобразователя проще чем у прототипа, поскольку ее цена по Квайну равна 30.

Логический преобразователь предназначен для реализации любой из простых симметричных булевых функций , зависящих от семи аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический преобразователь содержит восемь мажоритарных элементов (1₁, …,1₈) и два элемента исключающее ИЛИ (2₁, 2₂). В результате достигнуто упрощение схемы логического преобразователя за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей прототипа. 1 ил., 2 табл.

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, причем выходы третьего, четвертого, третий вход восьмого и первые входы третьего, шестого мажоритарных элементов соединены соответственно с вторыми входами четвертого, пятого, выходом второго мажоритарных элементов и первым, вторым настроечными входами логического преобразователя, отличающийся тем, что в него дополнительно введены два элемента исключающее ИЛИ, третьи входы четвертого, пятого мажоритарных элементов, i-й ($$i=\overline{\mathrm{1,3}}$$) вход и выход j-го ($$j=\overline{\mathrm{1,2}}$$) элемента исключающее ИЛИ соединены соответственно с выходами восьмого, седьмого, i-м входом j-го и вторым входом ($$3\times j$$)-го мажоритарных элементов, третьи входы третьего, шестого и вторые входы седьмого, восьмого мажоритарных элементов соединены соответственно с выходами второго, первого элементов исключающее ИЛИ и выходами шестого, первого мажоритарных элементов, а первый, второй, третий входы j-го элемента исключающее ИЛИ, третий вход седьмого и выход пятого мажоритарных элементов соединены соответственно с ($$3\times j-2$$)-м, ($$3\times j-1$$)-м, ($$3\times j$$)-м, седьмым информационными входами и выходом логического преобразователя, второй и первый настроечные входы которого соединены соответственно с первыми входами четвертого, пятого, восьмого и первым входом седьмого мажоритарных элементов.