ЛОГИЧЕСКИЙ МОДУЛЬ Российский патент 2023 года по МПК G06F7/57 H03K19/20 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2709669, кл. G06F7/57, 2019г.), которые содержат элементы исключающее ИЛИ, мажоритарные элементы и с помощью константной настройки реализуют любую из простых симметричных булевых функций , , , зависящих от n аргументов - входных двоичных сигналов, при .

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций , , при .

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2776920, кл. G06F7/57, 2022 г.), который содержит элементы исключающее ИЛИ, мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций , , , зависящих от n аргументов - входных двоичных сигналов, при .

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 27.

Техническим результатом изобретения является упрощение схемы логического модуля за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем три элемента исключающее ИЛИ и пять мажоритарных элементов, i-й () вход j-го () элемента исключающее ИЛИ и первый, третий входы третьего мажоритарного элемента соединены соответственно с i-м входом j-го мажоритарного элемента и выходами первого, второго элементов исключающее ИЛИ, выход первого и третий вход четвертого мажоритарных элементов соединены соответственно с вторым входом третьего элемента исключающее ИЛИ и выходом второго мажоритарного элемента, а второй вход третьего, i-й вход j-го и первый вход пятого мажоритарных элементов соединены соответственно с четвертым, ()-м информационными и вторым настроечным входами логического модуля, первый настроечный вход которого соединен с первым входом третьего элемента исключающее ИЛИ, особенность заключается в том, что в него введен элемент И, первый, второй входы третьего элемента исключающее ИЛИ и первый, второй входы четвертого мажоритарного элемента соединены соответственно с первым, вторым входами элемента И и выходами третьих элемента исключающее ИЛИ, мажоритарного элемента, а выход элемента И, третий вход и выход пятого мажоритарного элемента соединены соответственно с вторым входом пятого, выходом четвертого мажоритарных элементов и выходом логического модуля.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит мажоритарные элементы 1₁,…,1₅, элементы исключающее или 2₁, 2₂, 2₃ и элемент И 3, причем i-й () вход элемента 1_j () и первый, второй входы элемента 3 соединены соответственно с i-м входом элемента 2_j и первым, вторым входами элемента 2₃, второй вход элемента 3, первый, третий входы элемента 1₃, второй, третий входы элемента 1₅ и первый, второй, третий входы элемента 1₄ соединены соответственно с выходами элементов 1₁, 2₁, 2₂, 3, 1₄ и 2₃, 1₃, 1₂, а второй вход элемента 1₃, i-й вход элемента 1_j и первый вход элемента 3 соединены соответственно с четвертым, ()-м информационными и первым настроечным входами логического модуля, второй настроечный вход и выход которого соединены соответственно с первым входом и выходом элемента 1₅.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, …, седьмой информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы и сигналы константной настройки. В представленных ниже табл.1 и табл.2 приведены соответственно значения внутренних сигналов (), предлагаемого логического модуля, полученные для всех возможных наборов значений сигналов , и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов при 1) ; 2) , ; 3) , .

Таблица 1 000 00 100 01 001 01 101 10 010 01 110 10 011 10 111 11 Таблица 2 1) 2) 3) 1) 2) 3) Z Z Z Z Z Z 0 00 00 0 0 0 1 00 00 0 0 0 0 00 01 0 0 0 1 00 01 1 0 0 0 00 10 1 0 0 1 00 10 1 0 0 0 00 11 1 0 0 1 00 11 1 1 0 0 01 00 0 0 0 1 01 00 1 0 0 0 01 01 1 0 0 1 01 01 1 0 0 0 01 10 1 0 0 1 01 10 1 1 0 0 01 11 1 1 0 1 01 11 1 1 0 0 10 00 1 0 0 1 10 00 1 0 0 0 10 01 1 0 0 1 10 01 1 1 0 0 10 10 1 1 0 1 10 10 1 1 0 0 10 11 1 1 0 1 10 11 1 1 1 0 11 00 1 0 0 1 11 00 1 1 0 0 11 01 1 1 0 1 11 01 1 1 0 0 11 10 1 1 0 1 11 10 1 1 1 0 11 11 1 1 1 1 11 11 1 1 1

Если либо , либо , , то согласно табл. 1, табл. 2 имеем

либо либо ,

где есть простые симметричные булевы функции семи аргументов (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль с помощью константной настройки реализует любую из простых симметричных булевых функций , , , зависящих от n аргументов - входных двоичных сигналов, при . При этом схема предлагаемого логического модуля проще, чем у прототипа, поскольку ее цена по Квайну равна 25.

Изобретение предназначено для реализации любой из простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при , и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является упрощение схемы логического модуля за счет уменьшения ее цены по Квайну. Устройство содержит пять мажоритарных элементов, три элемента исключающее ИЛИ и элемент И. 1 ил., 2 табл.

Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий три элемента исключающее ИЛИ и пять мажоритарных элементов, причем i-й () вход j-го () элемента исключающее ИЛИ и первый, третий входы третьего мажоритарного элемента соединены соответственно с i-м входом j-го мажоритарного элемента и выходами первого, второго элементов исключающее ИЛИ, выход первого и третий вход четвертого мажоритарных элементов соединены соответственно с вторым входом третьего элемента исключающее ИЛИ и выходом второго мажоритарного элемента, а второй вход третьего, i-й вход j-го и первый вход пятого мажоритарных элементов соединены соответственно с четвертым, ()-м информационными и вторым настроечным входами логического модуля, первый настроечный вход которого соединен с первым входом третьего элемента исключающее ИЛИ, отличающийся тем, что в него введен элемент И, первый, второй входы третьего элемента исключающее ИЛИ и первый, второй входы четвертого мажоритарного элемента соединены соответственно с первым, вторым входами элемента И и выходами третьих элемента исключающее ИЛИ, мажоритарного элемента, а выход элемента И, третий вход и выход пятого мажоритарного элемента соединены соответственно с вторым входом пятого, выходом четвертого мажоритарных элементов и выходом логического модуля.