ЛОГИЧЕСКИЙ МОДУЛЬ Российский патент 2023 года по МПК G06F7/57 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2709669, кл. G06F7/57, 2019г.), которые содержат элементы исключающее ИЛИ, мажоритарные элементы и с помощью константной настройки реализуют любую из простых симметричных булевых функций $${\tau }_2$$, $${\tau }_{\mathrm{0,5}\times (n+1)}$$, $${\tau }_{n-1}$$, зависящих от n аргументов – входных двоичных сигналов, при $$n=5$$.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций $${\tau }_2$$, $${\tau }_{\mathrm{0,5}\times (n+1)}$$, $${\tau }_{n-1}$$ при $$n=7$$.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2776920, кл. G06F7/57, 2022г.), который содержит элементы исключающее ИЛИ, мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций $${\tau }_2$$, $${\tau }_{\mathrm{0,5}\times (n+1)}$$, $${\tau }_{n-1}$$, зависящих от n аргументов – входных двоичных сигналов, при $$n=7$$.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что прототип имеет три настроечных входа.

Техническим результатом изобретения является упрощение схемы логического модуля за счет уменьшения количества настроечных входов при сохранении функциональных возможностей и элементного базиса прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два элемента исключающее ИЛИ и шесть мажоритарных элементов, i-й ($$i=\overline{\mathrm{1,3}}$$) вход j-го ($$j=\overline{\mathrm{1,2}}$$) и третий вход ($$i+3$$)-го мажоритарных элементов соединены соответственно с i-ым входом j-го элемента исключающее ИЛИ и выходом ($$i+1$$)-го мажоритарного элемента, первый, третий входы третьего и выход пятого мажоритарных элементов соединены соответственно с выходами первого, второго элементов исключающее ИЛИ и вторым входом шестого мажоритарного элемента, а i-й вход j-го, второй вход третьего и выход шестого мажоритарных элементов соединены соответственно с ($$i+4\times j-4$$)-ым, четвертым информационными входами и выходом логического модуля, особенность заключается в том, что в него введен седьмой мажоритарный элемент, второй, третий входы седьмого, вторые входы четвертого, пятого, выход первого и первый вход шестого мажоритарных элементов соединены соответственно с выходами первого, второго, выходами третьего, седьмого, первым входом четвертого мажоритарных элементов и вторым настроечным входом логического модуля, первый настроечный вход которого подключен к первым входам пятого, седьмого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит мажоритарные элементы 1₁,…,1₇ и элементы исключающее или 2₁, 2₂, причем i-й ($$i=\overline{\mathrm{1,3}}$$) вход элемента 1_j ($$j=\overline{\mathrm{1,2}}$$) и третий вход элемента 1_i+3 соединены соответственно с i-ым входом элемента 2_j и выходом элемента 1_i+1, первый, третий входы элемента 1₃ и выход элемента 1₅ подключены соответственно к выходам элементов 2₁, 2₂ и второму входу элемента 1₆, второй, третий входы элемента 1₇, вторые входы элементов 1₄, 1₅ и выход элемента 1₁ соединены соответственно с выходами элементов 1₁, 1₂, 1₃, 1₇ и первым входом элемента 1₄, а i-й вход элемента 1_j, второй вход элемента 1₃ и первые входы элементов 1₅, 1₇ подключены соответственно к ($$i+4\times j-4$$)-му, четвертому информационным и первому настроечному входам логического модуля, второй настроечный вход и выход которого соединены соответственно с первым входом и выходом элемента 1₆.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый,…,седьмой информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы $$x_1\mathrm{,...,}{x}_7\in \left\{\mathrm{0,1}\right\}$$ и сигналы $$y_1,y_2\in \left\{\mathrm{0,1}\right\}$$ константной настройки. В представленных ниже табл.1 и табл.2 приведены соответственно значения внутренних сигналов $$z_{2\times j-1}$$ ($$j=\overline{\mathrm{1,2}}$$), $$z_{2\times j}$$ предлагаемого логического модуля, полученные для всех возможных наборов значений сигналов $$x_{4\times j-3},x_{4\times j-2},x_{4\times j-1}$$, и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов $$z_1\mathrm{,...,}{z}_4,x_4$$ при 1) $$y_1=y_2=1$$; 2) $$y_1=0$$, $$y_2=1$$; 3) $$y_1=y_2=0$$.

Таблица 1

$$x_{4\times j-3}{x}_{4\times j-2}{x}_{4\times j-1}$$ $$z_{2\times j}{z}_{2\times j-1}$$ $$x_{4\times j-3}{x}_{4\times j-2}{x}_{4\times j-1}$$ $$z_{2\times j}{z}_{2\times j-1}$$ 000 00 100 01 001 01 101 10 010 01 110 10 011 10 111 11

Таблица 2

$$x_4$$ $$z_4{z}_3$$ $$z_2{z}_1$$ 1) 2) 3) $$x_4$$ $$z_4{z}_3$$ $$z_2{z}_1$$ 1) 2) 3) Z Z Z Z Z Z 0 00 00 0 0 0 1 00 00 0 0 0 0 00 01 0 0 0 1 00 01 1 0 0 0 00 10 1 0 0 1 00 10 1 0 0 0 00 11 1 0 0 1 00 11 1 1 0 0 01 00 0 0 0 1 01 00 1 0 0 0 01 01 1 0 0 1 01 01 1 0 0 0 01 10 1 0 0 1 01 10 1 1 0 0 01 11 1 1 0 1 01 11 1 1 0 0 10 00 1 0 0 1 10 00 1 0 0 0 10 01 1 0 0 1 10 01 1 1 0 0 10 10 1 1 0 1 10 10 1 1 0 0 10 11 1 1 0 1 10 11 1 1 1 0 11 00 1 0 0 1 11 00 1 1 0 0 11 01 1 1 0 1 11 01 1 1 0 0 11 10 1 1 0 1 11 10 1 1 1 0 11 11 1 1 1 1 11 11 1 1 1

Если $$y_1=y_2=1$$ либо $$y_1=0$$, $$y_2=1$$ либо $$y_1=y_2=0$$, то согласно табл.1, табл.2 имеем

$$Z=\{\begin{array}{l}1\text{при}{\displaystyle \sum _{q=1}^7{x}_q}\ge 2\hfill \\ 0\text{при}{\displaystyle \sum _{q=1}^7{x}_q}<2\hfill \end{array}={\tau }_2$$ либо $$Z=\{\begin{array}{l}1\text{при}{\displaystyle \sum _{q=1}^7{x}_q}\ge 4\hfill \\ 0\text{при}{\displaystyle \sum _{q=1}^7{x}_q}<4\hfill \end{array}={\tau }_4$$ либо $$Z=\{\begin{array}{l}1\text{при}{\displaystyle \sum _{q=1}^7{x}_q}\ge 6\hfill \\ 0\text{при}{\displaystyle \sum _{q=1}^7{x}_q}<6\hfill \end{array}={\tau }_6$$,

где $${\tau }_2,{\tau }_4,{\tau }_6$$ есть простые симметричные булевы функции семи аргументов $$x_1\mathrm{,...,}{x}_7$$ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль построен в элементном базисе прототипа и с помощью константной настройки реализует любую из простых симметричных булевых функций $${\tau }_2$$, $${\tau }_{\mathrm{0,5}\times (n+1)}$$, $${\tau }_{n-1}$$, зависящих от n аргументов – входных двоичных сигналов, при $$n=7$$. При этом схема предлагаемого логического модуля проще, чем у прототипа, поскольку предлагаемый логический модуль имеет два настроечных входа.

Изобретение относится к логическому модулю для реализации простых симметричных булевых функций. Технический результат заключается в упрощении схемы логического модуля за счет уменьшения количества настроечных входов при сохранении функциональных возможностей и элементного базиса прототипа. Логический модуль содержит семь мажоритарных элементов, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и имеет два настроечных входа. За счет указанных элементов и новой схемы их соединения обеспечивается упрощение схемы логического модуля и реализация любой из простых симметричных булевых функций $${\tau }_2$$, $${\tau }_{\mathrm{0,5}\times (n+1)}$$, $${\tau }_{n-1}$$, зависящих от n аргументов – входных двоичных сигналов, при n=7. 2 табл.

Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий два элемента исключающее ИЛИ и шесть мажоритарных элементов, причем i-й ($$i=\overline{\mathrm{1,3}}$$) вход j-го ($$j=\overline{\mathrm{1,2}}$$) и третий вход ($$i+3$$)-го мажоритарных элементов соединены соответственно с i-ым входом j-го элемента исключающее ИЛИ и выходом ($$i+1$$)-го мажоритарного элемента, первый, третий входы третьего и выход пятого мажоритарных элементов соединены соответственно с выходами первого, второго элементов исключающее ИЛИ и вторым входом шестого мажоритарного элемента, а i-й вход j-го, второй вход третьего и выход шестого мажоритарных элементов соединены соответственно с ($$i+4\times j-4$$)-м, четвертым информационными входами и выходом логического модуля, отличающийся тем, что в него введен седьмой мажоритарный элемент, второй, третий входы седьмого, вторые входы четвертого, пятого, выход первого и первый вход шестого мажоритарных элементов соединены соответственно с выходами первого, второго, выходами третьего, седьмого, первым входом четвертого мажоритарных элементов и вторым настроечным входом логического модуля, первый настроечный вход которого подключен к первым входам пятого, седьмого мажоритарных элементов.