ЛОГИЧЕСКИЙ МОДУЛЬ Российский патент 2024 года по МПК G06F7/57 

Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления др.

Известны логические модули (см., например, [1]), которые содержат логические элементы и с помощью константной настройки реализуют любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов – входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов – входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль [2], который содержит логические элементы и с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов – входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 28.

Техническим результатом изобретения является упрощение схемы логического модуля за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два элемента и и четыре мажоритарных элемента, первый вход второго и выход четвертого мажоритарных элементов соединены соответственно с первым настроечным входом и выходом логического модуля, особенность заключается в том, что в него введены три элемента исключающее ИЛИ, i-й () вход j-го () мажоритарного элемента и первый, второй входы первого элемента И соединены соответственно с i-м входом j-го и первым, вторым входами третьего элементов исключающее ИЛИ, второй, третий входы ()-го и второй, третий входы третьего мажоритарных элементов соединены соответственно с выходами j-ых мажоритарного элемента, элемента И и выходами первого, третьего элементов исключающее ИЛИ, первый вход второго элемента И и выход третьего мажоритарного элемента соединены соответственно с выходом второго элемента исключающее ИЛИ и вторым входом второго элемента И, а первые входы третьего, четвертого мажоритарных элементов и первый, второй входы первого элемента И соединены соответственно с третьим, вторым настроечными и четвертым, пятым информационными входами логического модуля, i-й информационный вход которого соединен с i-м входом первого мажоритарного элемента.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит элементы И 1₁, 1₂, элементы исключающее ИЛИ 2₁, 2₂, 2₃ и мажоритарные элементы 3₁, 3₂, 3₃, 3₄, причем i-й () вход элемента 3_j () и первый, второй входы элемента 1₁ соединены соответственно с i-м входом элемента 2_j и первым, вторым входами элемента 2₃, второй, третий входы элемента 3_2×j и второй, третий входы элемента 3₃ соединены соответственно с выходами элементов 3_j, 1_j и 2₁, 2₃, а первый, второй входы элемента 1₂ и первые входы элементов 3₂, 3₄, 3₃, первый, второй входы элемента 1₁ соединены соответственно с выходами элементов 2₂, 3₃ и первым, вторым, третьим настроечными, четвертым, пятым информационными входами логического модуля, i-й информационный вход и выход которого соединены соответственно с i-м входом элемента 3₁ и выходом элемента 3₄.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый,…,пятый информационные и первый, второй, третий настроечные входы подаются соответственно двоичные сигналы и сигналы константной настройки. В представленной ниже таблице приведены значения выходного сигнала Z предлагаемого логического модуля, полученные для всех возможных наборов значений сигналов при 1) ; 2) , ; 3) , ; 4) , ; 5) , .

1) 2) 3) 4) 5) 1) 2) 3) 4) 5) Z Z Z Z Z Z Z Z Z Z 00 000 0 0 0 0 0 10 000 1 0 0 0 0 00 001 1 0 0 0 0 10 001 1 1 0 0 0 00 010 1 0 0 0 0 10 010 1 1 0 0 0 00 011 1 1 0 0 0 10 011 1 1 1 0 0 00 100 1 0 0 0 0 10 100 1 1 0 0 0 00 101 1 1 0 0 0 10 101 1 1 1 0 0 00 110 1 1 0 0 0 10 110 1 1 1 0 0 00 111 1 1 1 0 0 10 111 1 1 1 1 0 01 000 1 0 0 0 0 11 000 1 1 0 0 0 01 001 1 1 0 0 0 11 001 1 1 1 0 0 01 010 1 1 0 0 0 11 010 1 1 1 0 0 01 011 1 1 1 0 0 11 011 1 1 1 1 0 01 100 1 1 0 0 0 11 100 1 1 1 0 0 01 101 1 1 1 0 0 11 101 1 1 1 1 0 01 110 1 1 1 0 0 11 110 1 1 1 1 0 01 111 1 1 1 1 0 11 111 1 1 1 1 1

Если используется указанный выше m-й () либо пятый набор значений сигналов , то согласно представленной таблице имеем

либо ,

где есть простые симметричные булевы функции пяти аргументов (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов – входных двоичных сигналов. При этом схема предлагаемого логического модуля проще, чем у прототипа, поскольку ее цена по Квайну равна 24.

Источники информации:

1. Патент РФ 2286594, кл. G06F7/57, 2006 г.

2. Патент РФ 2621376, кл. G06F7/57, 2017 г.

Изобретение относится к вычислительной технике. Технический результат заключается в упрощении схемы логического модуля за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей. Логический модуль предназначен для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов – входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический модуль содержит два элемента И (1₁, 1₂), три элемента исключающее ИЛИ (2₁, 2₂, 2₃) и четыре мажоритарных элемента (3₁, 3₂, 3₃, 3₄). 1 ил., 1 табл.

Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий два элемента и и четыре мажоритарных элемента, причем первый вход второго и выход четвертого мажоритарных элементов соединены соответственно с первым настроечным входом и выходом логического модуля, отличающийся тем, что в него введены три элемента исключающее ИЛИ, i-й () вход j-го () мажоритарного элемента и первый, второй входы первого элемента И соединены соответственно с i-м входом j-го и первым, вторым входами третьего элементов исключающее ИЛИ, второй, третий входы ()-го и второй, третий входы третьего мажоритарных элементов соединены соответственно с выходами j-х мажоритарного элемента, элемента И и выходами первого, третьего элементов исключающее ИЛИ, первый вход второго элемента И и выход третьего мажоритарного элемента соединены соответственно с выходом второго элемента исключающее ИЛИ и вторым входом второго элемента И, а первые входы третьего, четвертого мажоритарных элементов и первый, второй входы первого элемента И соединены соответственно с третьим, вторым настроечными и четвертым, пятым информационными входами логического модуля, i-й информационный вход которого соединен с i-м входом первого мажоритарного элемента.