ЛОГИЧЕСКИЙ МОДУЛЬ Российский патент 2015 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2249844, кл. G06F 7/38, 2005 г.), которые с помощью константной настройки реализуют любую из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относится неоднородность аппаратурного состава, обусловленная тем, что, в частности, упомянутый аналог состоит из логических элементов трех типов (элементов И, ИЛИ, мажоритарных элементов).

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2262733, кл. G06F 7/00, 2005 г.), который содержит мажоритарные элементы и может быть настроен на реализацию любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов x₁, x₂, x₃∈{0, 1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложная настройка, обусловленная тем, что для нее требуется четырехэлементное настроечное множество {0, 1, x₁, x₂}.

Техническим результатом изобретения является упрощение настройки на реализацию любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, за счет уменьшения мощности настроечного множества при сохранении элементного базиса прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что логическом модуле, содержащем два мажоритарных элемента, первый, второй, третий входы и выход первого мажоритарного элемента соединены соответственно с первым настроечным, первым, вторым информационными входами логического модуля и вторым входом второго мажоритарного элемента, подключенного третьим входом и выходом соответственно к третьему информационному входу и выходу логического модуля, особенность заключается в том, что в него введены третий и четвертый мажоритарные элементы, первые входы которых соединены соответственно с первым и вторым настроечными входами логического модуля, подключенного первым, третьим и вторым информационными входами соответственно к второму, третьему входам третьего мажоритарного элемента и третьему входу четвертого мажоритарного элемента, второй вход и выход которого соединены соответственно с выходом третьего и первым входом второго мажоритарных элементов.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит мажоритарные элементы l₁, l₂, l₃, l₄, причем первый, второй, третий входы и выход элемента l₁ соединены соответственно с первым настроечным, первым, вторым информационными входами логического модуля и вторым входом элемента l₂, подключенного третьим входом и выходом соответственно к третьему информационному входу и выходу логического модуля, первые входы элементов l₃ и l₄ соединены соответственно с первым и вторым настроечными входами логического модуля, подключенного первым, третьим и вторым информационными входами соответственно к второму, третьему входам элемента l₃ и третьему входу элемента l₄, второй вход и выход которого соединены соответственно с выходом элемента l₃ и первым входом элемента l₂.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, второй, третий информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы x₁, x₂, x₃∈{0, 1} и y₁, y₂∈{0, 1}. На выходе мажоритарного элемента $$l_k\left(k=\overline{1,4}\right)$$ имеем Maj(a _k1, a _k2, a _k3)=a _k1·a _k2∨a _k1·a _k3∨a _k2·a _k3, где a _k1, a _k2, a _k3 и ∨, · есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе мажоритарного элемента l₂ определяется выражением

Z=(y₂(y₁x₁∨y₁x₃∨x₁x₃)∨y₂x₂∨(y₁x₁∨y₁x₃∨x₁x₃)x₂)(y₁x₁∨y₁x₂∨x₁x₂)∨

∨(y₂(y₁x₁∨y₁x₃∨x₁x₃)∨y₂x₂∨(y₁x₁∨y₁x₃∨x₁x₃)x₂)x₃∨(y₁x₁∨y₁x₂∨x₁x₂)x₃.

Таким образом, на выходе предлагаемого логического модуля получим

$$Z=\{\begin{array}{l}{x}_1{x}_2{x}_3={\tau }_3приy_1=y_2=0\\ x_1{x}_{2}v{x}_2{x}_{3}v{x}_1{x}_3={\tau }_2приy_1=1,y_2=0,\\ x_{1}v{x}_{2}v{x}_3={\tau }_1приy_1=y_2=1\end{array}$$

где 0, 1 - элементы настроечного множества; τ₁, τ₂, τ₃ - простые симметричные булевы функции трех аргументов x₁, x₂, x₃.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль имеет однородный аппаратурный состав и более простую по сравнению с прототипом настройку на реализацию любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, поскольку для этой настройки используется настроечное множество меньшей по сравнению с прототипом мощности.

Изобретение предназначено для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является упрощение настройки логического модуля. Устройство содержит четыре мажоритарных элемента. 1 ил.

Логический модуль, предназначенный для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, содержащий два мажоритарных элемента, причем первый, второй, третий входы и выход первого мажоритарного элемента соединены соответственно с первым настроечным, первым, вторым информационными входами логического модуля и вторым входом второго мажоритарного элемента, подключенного третьим входом и выходом соответственно к третьему информационному входу и выходу логического модуля, отличающийся тем, что в него введены третий и четвертый мажоритарные элементы, первые входы которых соединены соответственно с первым и вторым настроечными входами логического модуля, подключенного первым, третьим и вторым информационными входами соответственно ко второму, третьему входам третьего мажоритарного элемента и третьему входу четвертого мажоритарного элемента, второй вход и выход которого соединены соответственно с выходом третьего и первым входом второго мажоритарных элементов.