Некогерентный приемник Советский патент 1983 года по МПК H03M13/51 H04L17/30 

Изобретение относится к электросвязи, а именно к приемным устройствам систем коротковолновой радиосвязи, и может быть использовано в системах передачи данных,системах связи, системах телеуправления и телесигнализации, системах связи с подвижными объектами, в которых для формирования составных сигналов с избыточностью применяют помехоустойчивые коды, а начальная фаза принимаемых сигналов неизвестна.

Известно устройство, реализующее градиентную обработку составных сигналов с избыточностью, предполагающих формирование двух грубых оценок входного составного сигнала с избыточностью с последующим их декодированием и принятием реаления tl .

Известен некогерентный приемник, содержащий первый блок памяти, объединенные по входу два.согласованных фильтра, выходы которых через квадратичные детекторы подключены к первому и второму Входам первого блока вычитания, а также три объединенных по первому входу канала обработки сигналов, каждый из которых состоит из последовательно соединенных пе-

ремножителя и сумматора, выходы которых подключены к входам блока сравнения t 2 J.

Однако известные устройства обладают низкой помехоустойчиво.стью приема в каналах с неизвестной на.чальной фазой принимаемых сигналов.

Цель изобретения - повьтиение помехоустойчивости приема в каналах с

10 неизвестной начальной фазой принимаемых сигналов

. Указанная цель достигается тем, что в некогерентный приемник, содержащий первый блок памяти, объеди15ненные по входу два согласованных фильтра, выходы которых.через квадратичные детекторы подключены к первому и второму входам первого блока вычитания, а также три объединенных

20 по первому входу канала обработки сигналов,.каждый из которых состоит из последовательно соединенных перемножителя и сумматора, выходы которых подключены к входам блока срав25нения, введены второй и третий блоки памяти, второй и третий блоки вычитания, два блока управления, два блока сшерационных усилителей, два блока сумматоров,три пороговых се30лектора, два двоичных рзгистра и три декодера, выходы которых подключены к соответствующим входам блока срав нения и вторым входам перемножителей каждого соответствующего канала обработки сигналов, причем выход второго блока вычитания через после довательно соединенные первый блок памяти и первый блок операционных усилителей подключен к входу первог блока управления и первому входу первого блока сумматоров, к второму входу которого подключен выход первого двоичного регистра, вход которого объединен с входом первого декодера, а выход первого блока сумматоров через первый пороговый селектор подключен к входу второго декодера, входу второго двоичного регистра ипервому входу третьего блока вычитания, выход которого чере последовательно соединенные второй блок памяти и второй блокоперацион ных усилителей подключен к входу вто рого блока управления и первому вход второго блока сумматоров, к второму входу которого подключен выход второ гоДВОИЧНОГО регистра, а выход второ го блока сумматоров через второй по роговый селектор подключен к входу третьего декодера,при этом выход пер вого блока вычитания через третий блок Ъамяти подключен к второму входу . третьего блока вычитания, объединен ным первым входам перемножителей каж дого канала обра.ботки сигналов, пер вому входу второго блока вычитания и входу третьего порогового селекто выход которого подключен к второму входу второго блока вычитания и вхо ду первого двоичного регистра, причем выходы первого и второго блоков управления подключены соответственно к вторым входам первого и второг блоков операционных усилителей. На чертеже представлена структурная электрическая схема приемника. Некогерентный приемник содержит согласованные фильтры 1 и 2, квадратичные детекторы 3 и 4, первый, второй и третий блоки 5-7 вычитания, первый и второй блоки 8 и 9 памяти, блоки IP и 11 операционных усилителей, блоки 12 и 13 управления, трети блок 14. памяти, первый и второй блоки 15 и 16 сумматоров, перемножители 17 и 18, первый двоичный регистр 19, первый и второй порого- . вые селекторы 20 и 21, второй двоичный регистр 22, третий пороговый селектор 23, перемножитель 24, сумматоры 25 - 27, первый, второй и третий -декодеры 28 - 30, блок 31 сравнения. Приемник работает следующим образом. На вход приемника поступает (пусть последовательно) составной сигнал с избыточностью, формируемый на основе разрешенной кодовой комбинации помехоустойчивого кода. Каждый элементарный сигнал (соответствующий единичному или нулевому символу разрешенной кодовой комбинации, на основе которой и формируется данный составной сигнал с избыточностью) обрабатывается предварительно в двух параллельных каналах, состоящих из согласованных фильтров 1 (2) и квадратичных детекторов 3 (4). На выходе одного кан&ла формируется аналоговый сигнал, определяющий проекцию входного сигнала на одну ось, а на выходе другого канала - на другую ось. Данные сигналы поступают на входы первого блока 5 вычитания, в котором определяется их разность и в виде последовательного аналогового сигнала XiIj l ,п 1 запоминается в ячейке памяти третьего блока 14 памяти. В результате аналогичной обработки всех элементарных сигналов в третьем блоке 14 памяти запоминается аналоговая (точная) оценка входного составного сигнала с избыточностью . Из третьего блока. 14 памяти аналоговый сигнал X последовательно считывается (с регенерацией) на вход третьего порогового селектора 23, в котором преобразуется в последовательный двоичный составной сигнал (двоичную кодовую комбинацию) третьего блока 14 памяти аналоговые сигналы Xj поступают также на второй вход второго блока 6 вычитания, в котором из величины Xj вычитают величину выходного аналогового сигнала третьего порогового селектора 23, в результате чего получают сигналы (проекции ic:i4 ilUJiy McliU .1 v-jrll Pld/ini iJj градиента) y.r (j--l,n). Выходной сигнал Z подается та) также в первый двоичный регистр 19, где запоминается , и на вход первого декодера 28. После обработки в третьем пороговом селекторе 23 всех составляющих сигнала X в первом блоке 8 памяти будет храниться поступившая с выхода второго блока. 6 вычитания аналоговая комбинация , в первом двоичном регистре 19 будет храниться двоичная кодовая комбинация Z и эта же комбинация будет храниться во входном регистре первого декодера 28. После этого в первом декодере 28 будет сформирована выходная двоичная разрешенная кодовая комбинация Z (ближайшая к входной двоичной комбинации 1 ). Комбинация z xpaHHTся в выходном регистре первого декодера 28;

Из первого блока 8 памяти составной аналоговый сигнал R считывается параллельно (параллельный выход ячеек памяти первого блока 8 памяти является импульсно-потенциальным, т.е. сигнал на его выходе существует некоторое время, определяемое временем анализа входных и формированием выходных сигналов в первом блоке 10 операционных усилителей),причем каждый его элементарный сигнал подается на вход соответствующего операционного усилителя первого блока . :10 операционных усилителей. В этот момент времени запускается, например, генератор линейно изменяющегося напрях ения в первом блоке 12 управления , выходное напряжение которого управляет изменением коэффициента усиления усилителей первого блока 10 операционных усилителей. При этом в первом блоке 12 управления осуществляется контроль выходных величин напряжений элементарных усилителей.

Как только величина выходного напряжения хотя бы одного элементарног усилителя превысит пороговое значение (.оно может задаваться в первом блоке 12 управления, например, с помощью специального источника порогвого напряжения) генератор линейно изменяющегося напряжения выключается, открываются, например, выходные ключи в первом блоке 10 операционных усилителей, и на первый вход первого блока 15 сумматоров поступает усиiV г V 7

ленный аналоговый сигнал R Л.

.-f.1 I. о 11 J 1-1

который в данном блоке покоординатно (.посимвольно/ складывается с двоичным сигналом Z, параллельно считываемым из первого двоичного регистра 19. В результате операции сложения на выходе первого блока 15 сумматоров формируется аналоговый сигна

r4ij yiii i4s-SjH °- «

помощью первого порогового селектопомощью первого порогового ра 20 преобразуется в двоичную кодора 20 преобразуется в двои

вую .сомбинацйю 2„ -Г2„ Д .

t л } 1 гт

Двоичная кодовая комбинация 2 у потупает одновременно в следующие блоки: во входной регистр второго декодера 29, в котором она преобразуется в ближайшую разрешенную двоичную кодовую комбинацию Z, запоминаемую в выходном регистре второго декодер 29; во второй двоичный регистр 22 где запоминается; на первый вход третьего блока 7 вычитания, на второ вход которого последовательно(как и сигнал Z2) подается считываемый из третьего блока 14 памяти (.это второе

считывание из третьего блока lO памяти ) аналоговый сигнал X.

На выходе третьего блока 7 вычитания формируется разностный сигнал

-Vfj aj jH fr2jjjH , который

запоминается во втором блоке 9 памяти и обрабатывается с помощью второго блока 11 операционных усилителейи блока 13 управления так же, как обрабатывается с помощью первого блока 10 операционных усилителей и первого блока 12 управления сигнал R. В результате такой обработки на выходе второго блока 11 операционных усилителей формируется усиленный сиг.нал ., .

который во втором

блоке Ifa сумматоров посимвольно суммируется с сигналом считываемым из второго двоичного регистра 22.

После выполнения операции суммирования на выходе второго блока 16 сул маторов формируется аналоговый

;-,{ 2Гт|;),).

сигнал -2 .-2,j- e2jJjH l-2jjj 1 : который с помощью второго порогового селектора 21 преобразуется в двоичную кодовую комбинацию .

3 I. 3jjj f

поступающую во входной регистр третго декодера 30. в третьем декодере 30 двоичная комбинация 2 преобразуется в ближайшую двоичную кодовую комбинацию Z, которая считывается (последовательно) на второй вход перемножителя 24 третьего канала обработки сигналов. Одновременно из входных регистров первого и второго декодеров 28 и 29 на вторые входы соответственно перемножителей 17 и 18 первого и второго каналов обработки сигнала считываются разрешенные кодовые комбинации ZP а на их общий вход из третьего блока 14 памяти считывается (третий раз считывается информация из третьего блока 14 памяти ) аналоговый сигнал X.

В перемножителях 17, 18 и 24 сооветствующие сигналы посимвольно перемножаются, а результаты выдаются на вход соответствующего cyMi iaTopa 25 - 27. На выходе каждого из сумматоров 25 - 27 формируются сигналы амплитуды которых пропорциональны степеням близости между сигналом X и разрешенными кодовыми комбинациями ZP ZP3

Выходные сигналы сумматоров 25 27 поступают на соответствующие входы блока 31 сравнения, где сравниваются. По управляющему- сигналу {он выдается из блока 31 сравнения ) из выходных регистров декодеров на выход приемника считывается

та из разрещен|1ых кодовых комбинаций , ZPI , Z Р2-- и , для которой выходной сигнал соответствующего блока суммирования наибольший.

После этого все блоки памяти и двоичные регистры сбрасываются и приемник обрабатывает следующий входной составляющий сигнал с избыточностью.

Таким образом, некогерентный при емник позволяет повысить помехоустойчивость приема при передаче дискретной информации с неопределенной начальной фазой сигналов, образующих составной сигнал с избыточностью.

Формула изобретения

Некогерентный приемник, содержащий первый блок памяти, объединенные по входу два согласованных фильтра, выходы которых через квадратичные детекторы подключены .к первому и второму входам первого блока вычитания , а также три объединенных по первому входу канала обработки сигналов, каждый из которых состоит из последовательно соединенных перемножителя и сумматора, выходы которых подключены кВходам бЛока сравнения, отличающийся тем, что,

,с целью повышения помехоустойчивости приема в каналах .с неизвестной начальной фазой принимаемых сигналов, в него введены второй и тре.тий блоки памяти, второй и третий блоки вычитания, два Рлока управления, два блока операционных усилителей, два

,блока сумматоров, три пороговых селектора, два двоичных регистра и три декодера, выходы которых подключены к соответствующим входам блока сравнения и вторым входам перемножителей каждого соответствующего канала обработки сигналов, причем выход второго блока вычитания через последовательно соединенные первый блок памяти и первый блок операционных усилителей подключен к входу первого блока управления и первому вхо- дупервого блока сумматоров, к второму входу которого подключен выход первого двоичного регистра, вход которого объединен с входом первого декодера, а выход первого блока сум0 маторов через первый пороговый селектор подключен к входу второго декодера, входу второго двоичного регистра и первому входу третьего блока вычитания, выход которого че5 рез последовательно соединенные второй блок памяти и второй блок операционных усилителей подключен к входу второго блока управления и первому входу второго блока сумматоров,

0 к второму входу которого подключен выход второго двоичного регистра, а выход второго блока сумматоров через второй пороговый селектор подключен к входу третьего декодера, при

25 этом выход первого блока вычитания через .третий блок памяти подключен к второму входу третьего блока вычитания , объединенным первым входам перемнонсителей каждого канала обра20 ботки сигналов, первому входу второ. го блока вычитания и входу третьего порогового селектора, выход которого подключен к второму входу второго блока вычитания и входу первого двоичного регистра, причем выходы первого и второго блоков управления подключены соответственно к вторым вхо.дам первого и второго блоков операционных усилителей.

Источники информации,

0 принятые во внимание при экспертизе

1.Авторское свидетельство СССР № 824263, кл.С) 08 С 19/28, 1979.

2.Финк Л.К. Теория передачи дискретных сообщений. М., Сов.радио,

5 1970, с. 642, рис. 10.3(прототип ).

0

r