Устройство для управления записью и считыванием информации Советский патент 1983 года по МПК G11C7/08 

гистра является вторым входом распределителя импульсов, второй тактовый вход параллельной записи первого регистра соединен с первым и вторым так товыми входами второго реТ истра и первым входом распределителя импульсов, информацпонные входы параллельной записи первого и второго регистров соединены с шиной нулевого потенциала, информационный вход последовательной записи первого регистра - с выходом элемента И-ИЛИ, информационный вход последовательной записи второго регистра - с первым выходом первого регистра, одни из выходов регистров являются управляющими,входами расI пределителя, первый вход элемента И-ИЛИ является третьим входом распределителя импульсов, второй и третий входы элемента И-ИЛИ соединены с выходом элемента НЕ, вход которого подключен к одному из выходов регистров, чет вертый вход элемента И-И ЛИ соединен с ; четвертым входом распределителя импульiCOB, выходы сдвиговых регистров явля:ются выходами распределителя импульсов,

1

Изобретение относится к вычислительной технике и может быть использо вано в полупроводниковых запоминающих устройствах.

Известно устройство для управления записью и считыванием информации, содержащее формирователи импульсов, регистры,, счетчики и элементы И, ИЛИ,

НЕ СП.

Недостатком этого устройства является неудовлетворительная надежность.

Наиболее близким по технической сущности к изобретению является устройстйо для управления записью и считыванием информации, содержащее два коммутатора, регистры, счетчики, блоки сравнения, элементы задержки и элементы И, ИЛИ, НЕ 2.

Недостатком известного устройства также является неудовлетворительная надежность, обусловленная низкой помехоустойчивостью.

Цель изобретения - повышение надежности устройства для управления записью и считыванием информации.

Поставленная цель достигается тем, что в устройство для управления записью и-считыванием информации, содержащее первый и второй счетчики, . коммутатор, одни информационные входы которого являются адресными входами устройства, другие соединены с выходами первого счетчика, а выходы с адресными входами накопителя, .лок формирователей, выходы которого соединены с управляющими входами накопителя, введены генератор тактовых импульсов с парафазным выходом, первый, второй, третий, четвертый и пятый триггеры, распределитель импульсов, первый, второй и третий элементы Й-НЕ, причем счетный вход первого триггера соединен с выходом второго счетчика, выход первого триггера соединен с информационным входом второго триггера, выход которого подключен к информационному входу третьего триггера и первому входу первого элемента И-НЕ, установочные входы первого и второго триггеров и счетный вход первого счетчика подключены к выходу второго элемента И-НЕ, счетные входы второго и пятого триггеров и первый вход-распределителя импульсов соединены с прямым выходом генератора тактовых импульсов, инверсный выход которого соединен со счетным , входом третьего триггера, вторым входом распределителя импульсов и счетным входом второго счетчика, прямой выход третьего триггера соединен с управляющим входом накопителя, первым входом второго элемента И-НЕ и третьим Входом распределителя импульсов, первый выход которого соединен со вторым входом второго элемента И-НЕ, счетный вход четвертого триггера является входом обращения к устройству, выход четвертого триггера соединен с четвертым .входом распределителя импульсОв и информационным входом пятого триггера, установочный вход которого соединен с инверсным выходом третьего триггера и вторым входом первого элемента И-НЕ, инверсный выход - с установочным входом третьего триггера, прямой выход - с первым входом третьего элемента И-НЕ, второй вход которого соединен со . вторым выходом распределителя импульсов, выход третьего элемента И-НЕ соединен с установочн входом четвертого триггера, выход первого элемента И-НЕ соединен с управляющим входом коммутатора, выходы распределителя импульсов подключены ко входам блока формирователей. . При этом распределитель импульсов содержит первый и второй последовательно-параллельные регистры, причем первый тактовый вход последова-. тельной записи первого регистра является вторым входом распределителя импульсов, второй тактовый вход параллельной записи первого регистра соединён с первым и вторым тактовыми входами второго регистра-и первым вх дом распределителя импульсов, информационные входы параллельной записи первого и второго регистров.соединены с шиной нулевого потенциала, информационный вход последовательной записи первого регистра - с выходом элемента И-ИЛИ, информационный вход последовательной записи второго -регистра, - с первым выходом первого регистра, одни из выходов регистров являются управляющими входами распределителя, первый вход элемента И-ИЛИ является третьим вxoдo рас пределителя импульсов, второй и третий входы элемента И-ИЛИ соединены с выходом элемента НЕ, вход которого подключен к однрму из выходов регистров, четвертый вход элемента И-ИЛИ соединен с четвертым входом la ri rijiri Ц.,Ч-СМ -1ПСП V MClOCplblM DAUllUIVI распределителя импульсов, выходы сдв rn«u,v n rixr-rnoo o.na«..a ..п:.,. говых регистров являются выходами распределителя импульсов. На чертеже показана функциональна схема устройства для управления запи СЬЮ и считыванием информации. Устройство содержит генератор 1 тактовых импульсов с парафазным выхо дом, первый счетчик 2 адреса и второй счетчик 3 периода регенерации, первый Ц, второй 5 и третий 6 тригге ры регенерации, четвертый 7 и пятый Триггеры обращения, первый 9, второй 10 и третий 11 элементы И-НЕ, ко мутатор 12 адреса, блок 13 формирова телей, выполненный на элементах И, ИЛИ, НЕ, распределитель 1 импульбов в который входят последовательно-параллельные сдвиговые регистры 15 и 1 10 84лементы И-.ИЛИ 17 и НЕ 18. ВхЪднымч инами устройства являются шины 19 и 0. Устройство работает следующим обазом. При поступлении, двух команд уС1- ройство отрабатывает команду поступившую первой, затем переходит к отработке второй команды. В режиме отработки команды обращения сигнал с шины 19 поступает на счетный вход триггера 7 и запоминается им, при этом на прямом выходе триггера 7 появляется сигнал логической единицы. Генератор 1 вырабатывает на своих прямом и инверсном выходах непрерывные серии импульсов. По положительному фронту тактового импульса происходит занесение команды o6papie ния в триггер 8, на прямом выходе которого появляется логическая единица на инверсном - логический нуль, запрещающий переключение триггера 6. С выхода триггера 7 сигнал поступает на четвертый вход распределителя 1, в котором через элемент 17 он поступает на вход последовательной записи регистра 15. По положительному фронту инверсного тактового импульса происходит последовательный сдвиг сигнала в , регистре 15, на выходах которого появится уровень логической единицы. С первого выхода регистра 15 сигнал поступает на вход последовательной записи регистра 16. Сдвиг сигнала в нем происходит положительным фронтом тактового импульса с прямого выхода генератора 1, при этом на выходах регистра появляются сигналы, один из .ft рез инвертор 18поступает на ходы элемента 17, тем самым ограничивая длительность входного сигнала регистра 15. Для повышения быстродействия схемы выходной импульс регистра по окончании цикла разрешает параллельную запись в регистры 15 и 16 По; ложительным фронтом тактового импульсас прямого выхода генератора 1 происходит параллельная запись в регистры 15. и 16 логической единицы, так как их информационные входы параллельной записи соединены с шиной нулевого потенциала. При этом на всех выходах регистров сдвига появляется логический нуль и распределитель I вновь готов к отработке нового цикла. Такювые импульсы, поступащие С инверсного выхода генератора на вхоД счетчика 3 подсчитываются последним.

При переключении на выходе счетчика 3 сигнала из логического нуля в состояние логической единицы формируется команда Регенерация и положительным фронтом происходит занесение команды Ре- j генерация в тригпер 4 и в триггер S, введенный для повышения помехоустойчивости, следовательно, надежности схемы; Положительным фронтом инверсного тактового импульса команда Регенера- Ю ция заносится в триггер 6, с выхода которого логическая единица поступает на третий вход распределителя I, которьй отрабатывает команду регенерации аналогично описанной вы- 15 ше отработке команды обращения. Триггер 6 и триггер 8 взаимоиск чают / включение режимов Регенерация и Обращение одновременно благодаря соединениям инверсных выходов одного 20 триггера с установочными входами другого и подключением счетных входов к парафазным выходам генератора 1. Сигналы с первого и второго выходов араспределителя И поступают на элемёй-. 25

ты И-НЕ 10, 11;-которые формируют на своих выходах импульсы сброса триггеров , 5 и 7 после отработки команд Регенерация или Обращение. Первый счетчик 2 выдает адрес ячейки памяти накопителя при регенерации. Изменение его состояния производится положительным-фронтом импульса сброса триггеров 4 и 5 т.е. после отработки команды регенерации. Коммутатор 12 в зависимости от режима коммутирует требуемый адрес для управления накопителем. Управление коммутатором производится элементом 9. на входы которого поступают сигналы с триггеров 5 и 6. Блок 13 комбинируя выходные импульсы распределителя .1, формирует сигналы для управления накопителем.

Таким образом, предлагаемое устройство по сравнению с известным позволяет повысить помехоустойчивост устройства и тем самым повысить его надежность.