Цифровой функциональный преобразователь (его варианты) Советский патент 1983 года по МПК G06F17/10 G06F7/544 

щ и и с я тем, что блок управления содержит генератор тактов, счетчик импульсов, дешифратор, триггер,первый и второй элементы И, первый и второй элементы ИЛИ и элементы задержки, причем тактовый выход генера тора тактов соединен с первым входом счетчика тактов и первыми входами первого и второго элементов И, выход счетчика тактов соединен с входом дешифратора, первый выход которого соединен с первым управляющим входом генератора тактов,, второй управлякмций вход которого соединен с выходом элемента задержки, вход которого соединен с входом блока управ ления и первым входом первого элемента ИЛИ, второй вход которого сое ;инен с вторым выходом дешифратора, третий выход которого соединен с первым входом триггера, инверсный выход которого соединен с вторым вхо дом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ и с первым, вторым, третьим и четвертым выходами блока управления, пятый выход которого соединен с выходом второго элемента ИЛ второй вход которого соединен с выходом второго элемента И, второй вхо которого соединен с прямым выходом триггера, инверсный выход которого соединен с шестым выходом блока управления, седьмой и восцяой выходы которого соединены с выходами соответственно первого и второго элементов ИЛИ, второй вход счетчика тактов соединен с первым выходом дешифратора, выход первого элемента ИЛИ соеди нен с вторым входом триггера. 3. Цифровой функциональный преобразователь, содержащий сумматор-вычитатель, сумматор, первый, второй и третий регистры, блок памяти, -бло анализа, первый и второй коммутаторы и блок управления, причем первый выход блока управления соединен с упра ляющим входом блока памяти, второй, третий, четвертый и пятый выходы бло ка управления соединены с управлш)и(и входами соответственно первого, второго, третьего и. четвертого регистров, первые выходы разрядов первого, третьего и четвертого регистров соединены с первым информационным входом блока анализа, первым информационным входом сумматора-внчитателя, первым информаиионным входом сумматора, первые информационные входы .первого и. второго регистров соедине103 ны с первым и вторыми входами устройства, выхЪд первого коммутатора соединен с вторым информационным входом сумматора выход сумматора-вычитателя соединен с первым информационным входом третьего регистра, первый вход блока управления соединен с третьим входом устройства, второй вход которого соединен с первым выходом блока анализа, отличаю- щ и и с я тем,что,с целью расширения функциональных возможностей за счет вычисления логарифмической функции и вычисления функции квадратного корня, а также повышения быстродействия за счет сокращения времени вычисления, устройство содержит третий коммутатор, причем первые управляющие входы первого и второго коммутаторов соединены соответственно с шестым и седьмым выходами блока управления, выход второго коммутатора соединен с информационным входом четвертого регистра, выход сумматора соединен с информационным входом третьего коммутатора,, первый и второй управляющий вход которого соединены с шестым и восьмым управляющими выходами блока управления, второй управляющий вход первогр коммутатора соединен с восьмым управляющим выходом блока управления, девятый выход которого соединен с вторым управляющий входом втооого коммутатоЬа, пеовый и .ВТОРОЙ информационные входы которого соединены С первыми выходами разрядов первого и второго регистров, вторые выходы разрядов которых соединены с первым и вторым выходами устройства,, первый и второй информационные входы первого коммутатора соединены с первыми выходами разрядов первого и второго регистров, вторые информационные входы которых соединены с первым и вторым информационными выходами третьего коммутатора, первый выход разрядов второго регистра соединён с вторым информационным входом блока анализа, второй выход которого соединен с третьим входом блока управления, десятый выход которого соединен с управлтхцим входом сумматора-вычитателя, второй информационный вход которого соединен с информационным выходом блока памяти, информационный вход третьего регистра соединен с четвертым входом устройства, третий и четвертый выходы которого соединены с вторым выходом разрядов третьего регистра и одиннадцатым выходом блока управления, k. Цифровой функциональный преобразователь поп. 3 oтличaющ и и с я тем, что блок-управления содержит генератор тактов счетчик тактов, дешифратор, первый, второй, третий и четвертыйi триггеры, с первого по десятый элементы И, первый и второй элементы ИЛИ и элемент задержки, причем тактовых выход генератора тактов соединен с первым входом счетчика тактов и первыми входами первого и второго элементов И, выход счетчика тактов, соединен с входом деогифратора первый выход которого со единен с вторым входсж счетчика тактов и с первым управляющим входом генератора тактов второй управляющий вход которого соединен с выходом эле мента задержки, второй выход дешифра тора соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым входом первого триггера , прямой и инверсный выходы кото рого соединекы с вторыми входами соответственно первого и второго элементов И, третий выход дешифратора с единен с вторым входом первого триггера и первыми входами третьего и четвертого элементов И, первые входы пятого, шестого, седьмого и восьмого элементов И соединены с первыми вход ми первого, второго и третьего триггеров, вторые входы второго и третьlOB го триггеров соединены с выходами третьего и четвертого элементов И, вторые входы третьего, четвертого, пятого и шестого элементов И соединены с прямым выходом четвертого триг- гера, первый и второй входы которого соединены с выходами седьмого и восьмого элементов Hj прямые выходы второго и третьего триггеров соединены с первыми входами девятого и десятого элементов И вторые входы которых соединены с выходом второго элемента И и с первым входом второго элемента ИЛИ, выход первого элемента И соединен со вторым входом второго элемента ИЛИ, вторые входы седьмого, восьмого элементов И первого элемента ИЛИ соединены с первым, вторым и третьим входами блока управления, первый, второй и третий выходы которого соединены с выходами второго, девятого и десятого элементов И, четвертый и пятый выходы блока управления соединены с выходами второго элемента М второго э лемента ИЛИ, шестой, седьмой, восьмой и девятый выходы блока управления соединены с первым входом десятого, выходом пятогоi первым входом девятого и выходы шестого элементов И, десятый и одиннадцатый выходы блока управления- соединены с выходами четвертого триггера и дешифратора, управляющий вход элемента задержки соединен с третьим входом блока управления

. -,i Изобретение относится к цифровой вычислительной технике и может быть использовано для аппарата вычисления одновременно квадратного корня и логарифма. Известно устройство вычисления функции, содержащее три регистра, блок памяти, коммутатор, блок сравнения и элемент И. Это устройство предназначено для вычисления ряда элементарных функций в том числе и функции логарифма ( для диапазона аргумента X 1) D 3Недостатком устройства является невозможность одновременно вычислить квадратный корень из аргумента. Наиболее близким по технической сущности к изобретению является устройство для вычисления логарифмической функции, содержащее три сумматора-вычитателя, четыре регистра, блок. памяти, два коммутатора, блок анализа сходимости, блок определения цифры псевдочастного, блок сброса, блок повторения итераций и блок управления 2 о Недостатком устройства являются его ограниченные функциональные возможности, так как оно предназначено только для вычисления логарифмической функции. Кроме того, для обеспечения сходимости необходимо повторить по два раза все кратные четырем итерации, что увеличивает время вычисления до итераций, где 1 - разность аргумента.

Целью изобретения является расширение функциональных возможностей устройства за счет одновременного вычисления логари)мической функции и вычисления функции квадратного корня, а также повышения быстродействия его работы. Согласно первому вар:1анту поставленная цель достигается тем, что цифровой функциональный преобразователь содеряащий сумматор-вычйтатель, первый и второй сумматоры, первый, второй, третий и четвертый регистры, блок памяти, блок анализа, первый и второй коммутаторы ft блок управления причем первый выход блока управления соединен с управляющим входом блока памяти, второй, третий, четвертый и пятый выходы блока управления соедин ны с управляющими входами соответственно первого, второго, третьего и четвертого регистров, первые выходы разрядов первого, второго и третьего регистров соединены с первыми информационными входами первого, второго сумматоров и первым информационным в дом сумматора-вычитателя, выходы которых соединены с первыми информацио ными входами первого, втаг$ого и третьего регистров, вторые информацион ные входы первого, второго и третьего регистров соединены с первым, вторым и третьим входами ycтpoйctвa, шестой и седьмой выходы блока управления соединены с первым и вторым управляющими входами блока анализа, первый и второй выходы которых соеди нены с первыми управляющими входами первого и второго коммутаторов, третий выход блока анализа соединен с управляющим входом сумматора-вычитателя, выход первого коммутатора соединен с вторым входом первого сумма тора, вход блока управления соединен с четвертым входом устройства, первы выход которого соединен с вторым выходом разрядов третьего регистра, со держит ПИТЫЙ регистр, причем восьмой выход блока управления соединен управляющим входом пятого регистра, информационный вход которого соедине с вторым выходом разрядов второго ре гистра, третий выход разрядов которо го соединен г первым информационным входом блока анализа и вторым выходом устройства, третий выход которого соединен с вторым информационньм входом блока анализа и вторым выходом разрядов первого регистра, третий выJ ход разрядов которого соединен с информационным входом четвертого регистра, выход разрядов которого соединен с информационным входом первого коммутатора, выход разрядов пятого регист

)0 ра соединен с информационным входом второго коммутатора, информационный выход которого соединен с вторым информационным входом второго сумматора, а выход блока памяти соединен с вторым информационным входом сумматоравычитателя. Блок управления содержит генератор тактов, счетчик импульсов, дешифратор, триггер, первый и второй элементы И, первый и второй элементы ИЛИ и элементы задеожки, поичем тактовый выход генератора тактов соединен с первым входом счетчика тактов и первьми входами первого и второго элементов И, выход счетчика тактов соединен с входом дешифратора, первый выход которого соединен с первым управляющим входом генератора тактов, второй управляющий вход которого соединен с выходом элемента задержки, вход которого соединен с входом блока управления и первым входом первого элемента ИЛИ, второй вход которого соединен с вторым выходом дешифратора, третий выход которого соединен с первым входом триггера, инверсный выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ . и с первым, вторым , тре.тьим и четвертым выходами блока управления, пятый выход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с прямым выходом триггера, инверсный выход которого соединен с шестым выходом блока управления, седьмой и восьмой выходы которого соединены с выходами соответственно первого, и второго элементов ИЛИ, второй вход счетчика тактов соединен.с первым выходом дешифратора, выход первого элемента ИЛИ соединен с вторым входом триггера. Согласно второму варианту поставленная цель достигается тем, что функциональный преобразователь, содержащий сумматор-вычйтатель, сумматор, первый, второй и третий регистры. блок памяти, блок анализа, первый и второй коммутаторы и блок управления , причем первый выход блока управ ления соединен с управляющим входом блока памяти, второй, третий, четвер тый и пятый выходы блока управления соединены с управляющими входами соответственно первого, второго, тре тьего и четвертого регистров-, первые выходы разрядов первого, третьего и четвертого регистров соединены с пер вым информационным входом блока анализа, первым информационным входом сумматора-вычйтатёля,- первым информационным входом сумматора, первые информационные входы первого и второго регистров соединены с первым и вторым входами устройства, выход пер вого коммутатора соединен с вторым информационным входом сумматора, выход сумматора-вычйтатёля соединен с первым информационным входом третьего регистра, п1грвый вход блока управления соединен с третьим входом устройства, второй вход которого соединен с первым выходом блока анализа, содержит третий коммутатор, причем первые управляющие входы первого jn второго коммутаторов соединены соответственно с шестым и седьмым выходами блока управления, выход вто рого коммутатора соединен с информационным входом четвертого регистра выход сумматора соединен с информаци онным входом третьего коммутатора, первый и второй управляющий входы ко joporo соединены с шестым и восьмым управлякмцими выходами блока управления, второй управляющий вход первого коммутатора соединён с восьмым управ ляющим выходом блока управления, девятый выход которого соединен с вторь управляющим входст второго коммутатора, первый и второй информаци- онные входы которого соединены с пер вьми выходами разрядов первого и второго регистров, .вторые выходы раз рядов которых соединены с первым и вторым выходами устройства, первый и второй информационные входы первого коммутатора соединены с первыми выхо дами разрядов первого и второго регистров, вторые информационные входы которых соединены с первым и вторым информационными выходами третьего ко мутатора, первый выход разрядов второго регистра соединен с вторым инфО|жационным входом блока анализа, второй выход которого соедияен с тре тьим входом блока управления, десяты 10 36 ыход которого соединен с управляоим входом сумматора-вычйтатёля, втоой информационный вход которого содинен с информационным выходом блока амяти, информационный вход третьего егистра соединен с четвертым входом стройства, третий и четвертый выходы оторого соединены с вторым выходом разрядов третьего регистра и одиннадатым выходом блока управления. Блок управления содержит генератор тактов, счетчик тактов, дешифратор, первый, второй, третий и четвертый триггеры, с первого по десятый элементы И, первый и второй элементы ИЛИ и элемент задержки,-причем тактовый выход генератора тактов соединен с первым входом счетчика тактов и первыми входами пердаого и второго элементов И, выход счетчика тактов соединен с входом дешифг атора, первый выход которого соединен с.вторым входом , счетчика тактов и с первым управляю1ЩИМ входом генератора тактову второй управляющий вход которого соединен с выходом элемента задержки, вторюй выход дешифратора соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым входом первого триггера прямой и инверсный выходы которого соединены с вторыми входами соответственно первого и второго элементов И, третий выход дешифратора соединен с вторым входом первого триггера и первыми входами третьего и четвертого элементов И, первые входы пятого, шестого, седьмого и восьмого элементов И соединены с первыми входами первого, второго и третьего триггеров, вторые входы второго и третьего триггеров соединены с выходами третьего и четвертого элементов И, вторые входы третьего, четвертого, пятого и шестого элементов И Соединены с прямым выходом четвертого триггера, первый и второй входы которого соединены с выходами седьмого и восьмого элементов И, прямые выходы второго и третьего триггеров соединены с первыми входами девятого и десятого элементов И, вторые входы которых - соединены с выходом второго элемента И и с первым входом второго элемента ИЛИ выход первого элемента И соединён с вторым входом второго :элемента ИЛИ, вторые входы седьмого, восьмого элементов И и первого элемента , соеди-. нены с первым, вторым и третьим входами блока управления, первый, второй 7in и третий выходы которого соединены с выходами второго, девятого и десятого элементов И, четвертый и пятый выходы блока управления соединены с выходами второго элемента И второго элемента ИЛИ, шестой, седьмой, восьмой и девятый выходы блока управлени соединены с первым входом десятого, выходом пятого, первым входом девятого и выходом шестого элементов И, десятый и одиннадцатый выходы блока управления соединены с выходами четвертого триггера и деи-мфратора, управляю1ций вход элемента задержки соединен с третьим входом блока управления. На фиг. 1 изображена структураня схема цифрового функционального преобразо вателя (ЦФП) (Первый вариант); на фиг. 2 то же, блок аналива; на фиг. 3 то же, блока управления; на фиг. k временная диаграмма импульсов, иллюстр ирую1чая работу блока управления На фиг. 5 изображена структурная схема ЦФП (| I вариант ); на фиг. 6 то же, первого и второго коммутатора; на фиг. 7 - то же, третьего коммутатора; на фиг. 8 - то же, блока управления; на фиг. 9 временная диаграмма импульсов, иллюстрирующая работу блока управления. ЦФП (первый вариант } (фиг. 1) содержит первый и второй сумматоры 1 и 2,.сумматбр-вычитателн/3, первый второй, третий, четвертый и пятый регистры t-S, блок памяти 9, блок анализа 10, первый и второй коммутаторы 11 и 12, первый, второй, третий и четвертый входы устройства Й17 первый - третий выходы ус ройств а 18-20. Выходы первого - третьего регистрог 6 соединены соответствен но с первыми входами сумматоров 1-2 и сумматора-вычитателя 3, выходы которых соединены с входами этих регистров. Третий выход регистра 5 соединен с первым входом блока анализа 10, на второй вход которого полсоединен второй выход регистра , третий выход которого также соединен с входом четвертого регистра 7. Второй выход регистра 5 соединен также с входом пятого регистра 8. Выход регистра 7 соединен через первый коммутатор 11с вторым входом сумматора 1. Выход регистра 8 соединен через второй коммутатор 12 с вторым входом сумматора 2. Выход блока памяти 9 соединен с вторым вхо дом сумматора-вычитателя 3. Первый 38четвертый выходы блока управления 13 соединены с входом блока памяти 9 и с управляющими входами регистров k-6, пятый и восьмой выходы блока управления соединены с управляющими входами регистров 7 и 8, шестой и седьмой выходы - соответственно с первым и вторым управляюи)ими входами блока анализа 10. Первый выход блока анализа 10 соединен с входом первого ком мутатора 11, второй выход - с входом второго коммутатора 12, третий выход с управляюи(им входом сумматора-вычитателя 3. Первый вход 1 ЦФП для аргумента X соединен с входом регистра U. Второй вход 15 для значения 1/1с 0, 1952i8 соединен с входом регистра 5. Третий вход 16 для значения -2Рп1, -0,868632 соединен с входом регистра 6. Четвертый .вход 17 для стартового импульса (импульса пуска ) соединен с входом блока управления 13- Первый выход 18 для логарифмической функции является выходом регистра 6. Второй выход 19 и третий выход 20 ЦФП для значения квадратного корня из аргумента являются выходами регистров и 5 соответственно, Сумматоры 1 и 2 могут быть реализованы либо в виде одноразрядной суммирующей схемы, либо в виде параллельного сумматора. Сумматор-вычитатель 3 может быть выполнен также в виде параллельной схемы Регистры Л-8 являются обычными регистрами сдвига, причем для парал-: лельиого принципа работы регистры 7 и 8 могут быть выполнены в виде матричного сдвигателя. , Блок памяти 9 может быть выполнен в виде одностороннего запоминающего стройства для хранения коэффициентов вида-(J+) (1+2 ). Блок анализа 10 (фиг. 2) содержит блок сравнения 21 двух цифровых кодов, триггер 22, элементы И 23-26. На первый и второй входы 27 и 28 подаются коды из регистров 5 и сортветственно, на третий вход 29 подается импульс конца итерации, на четвертый вход 30 подается импульс бланка. С первого выхода 31 снимается значение оператора , с второго выхода 32 - знамение оператора с третьего выхода 33 значение оператора j- . Бгюк управления 13 (фиг. 3) предI назначен для формирования серии тактовых импульсов для выполнения итера ционного процесса и выполнен для последовательного принципа работы и содержит генератор тактов 3, счетчи тактов 35, дешифратор-шифратор J6, триггер 37 первый и второй элементы И 38 и 39 первый и второй элементы ИЛИ kQ и f элемент задержки k2 и шину .- На вход 3 блока управления 13 подается стартовый импульс. С выходов i-te подается посл довательность тактовых Импульсов для продвижения информации на выход регистров -6 и выборки значений из блока памяти 9 с выходов 8 и 51 по дается последовательность тактовых импульсов для сдвига значений в |эегистрах 7 и 8 и продвижения информации на их выходах, с выхода 50 выдаётся последовательность импульсов конца итерации, с выхода 9 выдается импульс бланка. С выхода 7 выдаётся последовательность импульсов на вход блока памяти 9. Работа блока управле ния 13 поясняется временными диаграммами импульсов (фиг. ), где СИ стартовый импульс, ТИ - тактовые импульсы, ИС - импульс сдвига, ИП -импульс продвижения, ИНИ - импульс начала ерации, ИКИ - импульс конца итерации, ИКВ - импульс конца вычисления и ИБ - импульс бланка. ЦФП (второй вариант) (фиг. 5) содержит сумматор-вычитатель 52, сумма тор 53, первый, второй, третий и четвертый регистры 5+-57, блок памяти 58 первый - третий коммутатОры 59-61, блок анализа 62 и блок управления 63. Выход первого регистра 5 соединен с входами первого и второго коммутаторов 59 и 60 и блока анализа 62. Выход второго регистра 5 соединен с входами коммутаторов 59 и 60 и блока анализа 62. Выход коммутатора 59 соединен с. вторым входом сумматора 53 у на первый вход которого подсоединен выход регистра 57, на вход которого подсоединен выход к мутатора 60. Выход сумматора 53 соединен с входом третьего коммутатора 61. Выход третьего регистра 5б со единен с первым входом сумматора-вычитателя 52, выход которого соединен с входом регистра 5б. Выход блока па мяти 58 соединен с вторым входом сум матора-вычитателя 52. Выходы коммутатора 61 соединены с входами регистров 5 и 55 соответственно. Выходы блока анализа 62 соединены с входами блока управления 63, выходы которого соединены с управляющими входами регистров 5 и 55 с управляющим входом регистра 56, входом блока памяти 58, с управляющим входом ре-: гистра 57 управляющими входами коммутаторов 59 и 61, управляющими входами коммутатора 60 с управляющим входом сумматора-вычитателя 53. Вход б ЦФП для аргумента X соединен с входом регистра 5 Вход 65 для значения 1/К соединен с входом регистра 55ь Вход 66 ЦФП для значения -2en1 f . соединен с входом регистра 5б. Выход б7 для стартового импульса соединен с входом блока управления 63. Выходы 68 и 69 ЦФП для квадратного корня из аргумента являются выходами соответственно регистров 5 и 55. Выход 70 ЦФП для логарифмической функции является выходом регистра 5б. Выход 71 ЦФП для импульса конца вычисления является выходом блока управления 63.. Сумматор 52 и сумматор-вычитатель 53 выполнены в.виде одноразрядной схемы либо в виде параллельной схемы. Регистры являются обычными регистрами сдвига. Блок сдвига 57 выполнен (например )либр в виде регистра сдвига для: последовательного принципа вычисле-ния, либо в виде матричного сдвиг ателя. для параллельного принципа вычисления. Коммутаторы 59 и 60 выполнены (фиг. 6) в виде .двух элементов И 72 и 73 или двух блоков элементов И 72 и 73, на входы которых подсоединены первый и второй входы 7 и 75 и первый и второй управляющие входы 76 и 77, а выходы соединены с выходом 78. Коммутатор 61 выполнен (фиг. 7) в виде Двух элементов И 79 и 80 или двух блоков элементов И 79 и 80, на входы которых подсоединен вход 81 и первый и второй управляющие входы 82 и 83, а выходы являются выходами 84 и 85. Блок анализа б2 представляет собой схему сравнения двух цифровых кодов. Блок анализа 62 имеет два выхода, первый для сигнала Xj У и второй для сигнала Xj Xj. Блок управления 63 (фиг. И )содержит (для последовательного принципа работы при использований последо1110вательных одноразрядных сумматоров) генератор тактовых импульсов 86, счет чик 87, дешифратор-шифратор 88, первый-четвертый триггеры 89-92-, первый десятый элементы И 93-102, первый и второй элементы ИЛИ 103 и 10 и-, элемент задержки 105, первый - третий вход 106-108, первый - одиннадцатый выходы 109-119о Первый выхол дешифоатооа-шийоатора 88 для импульса начала итерации соединен с входом сброса триггера 89 и входами элементов И 95 и 9б, Второй выход дешифратора-шифратора 85 для импульса конца итерации соединен с одним из входов элемента ИЛИ ЮЗ. Третий выход дешифратор-шифратора 88 для импульса конца вычисления соединен с входом останова генератора 86, входом сбро,са счетчика 8/ и вь ходом 118. Перзый 106 и второй 107 входы от блока анализа 62 соединены соответственно с входами элементов И 99 и 100. На третий вход 108 подается стартовый импульс от входа 67 Uln. Первый выход 109 и второй выход 110 для последовательностей импульсов продвижения содержаний регистров 5 и 55 являются выходами элементов И 101 и 102. Третий выход 111 для последовательностей импульсов продвижения содержаним регистра 5б и блока памяти 58 является выходом элемента И . Четвертый выход 112 для сдвига/и продвижения содержания регистра 57 является выходом элеме 1та ИЛИ 10. Пятый 103 и шестой nt выходы для импульсов управления коммутаторами 59 и 61 являются выходами триггеров 91 и 92. Седь мой 115 и восьмой 116 выходы для импульсов управления коммутатором 60 являются выходами элементов И 97 и 9В Девятый выход 117 для сигнала значения У является выходом триггера 90. Десятый выход 118 для импульса конца вычисления является третьим выходом дешифратора-шифр атора 88. Работа блока управления 57 иллюстрируется временными диаграммами, приведенными на фиг. 9 где СИ - стартовый импульс; ТИ - тактовые импульсы; ИС - импульсы сдвига с выхода элемента И 93; И11 - импульсы продвижения с выхода элемента И 9 (выход 111);ИМИ - импульсы начала итерации с выхода дешифратора-шифратора 85 - импульсы кокца итерс ции выхода дешифратора-шифратора 88; ИКВ - импульс конца в числения с выхода дешифратора-шифратора 88. «32 Кооме того, 1 Об j- сигналы на входе блока 10; 118 - сигнал значения Yi на единичном выходе триггера 90; 1ТЗ - сигнал управления коммутаторами 59 и 61;1ОА - сигнал управления коммутаторами 59 и 61; 115 - импульс управления коммутаторами 60; 116 - имимпульс управления коммутатором 60, 109 - импульсы продвижения содержания регистра S ПО - импульсы продвижения содержания регистра 55. Вычисления указанных функций в двух вариантах выполнения предлагаемого ЦФП производятся путем решения систем разностных рекуррентных соотношений в инерционном процессеV M XjnjXjr V-TW i 2 где П (1+2 , - порядковый номер итерации;- число разрядов аргу.мента X. В первом варианте ЦФП соотношение X; реализуется в сумматоре 1 и регистпах А и 7 (во втором варианте построения ЦФП в сумматоре 53, регистре З и регистре 57 ), соотношение Vj реализуется в сумматоре 2 и регистрах 5 и 8 (в сумматоре 52, регистре 55 и регистре 57 , соотношение Z; реализуется в.сумматоре-вычитателе 3, регистре 6 и блоке памяти 9 в сумматоре-вычитателе 52, регистре 56 и блоке памяти 58 . В первом варианте ЦФП значения (первый выход), . ( второй выход ) и тр-(третий выход) определяются в блоке анализа 10. Во втором варианте ЦФП соотношение между значениями X j и У определяются в блоке анализа 62, а сигналы определяfi форющие значения q,: , и fi мируются в блоке управления ЬЗ. 13 o Вычисление указанных функций в пер вом варианте построения данного ЦФП производится следующим образом. Первоначально по входу Il в р%гистр « заносится значение арг умеита X, а в регистры 5 и 6 соответстченно заносятся значения 1/1с (вход 1 и -2(пК„(в.ход 16 К причем два последних значения можно заносить стру турно путем соответствующей коммутации установочной шины на разрядах ре гистров 5 и 6 (входы 15 и 16) и пода чи на установочную шину, например, стартового импульса. Значения Х и соответственно j и Уj переУО и 7 и 8 при помо писываются в регистры щи стартового импульса или импульсов конца итерации. Элементы И для перезаписи могут находиться либо в регис рах k и 5t либо в регистрах 7 и 8. Затем на вход 17 ЦФП передается стартовый импульс. В /дабой j-ой итерации в блоке анализа 10 определяетс соотношение между X и У: и формиру ются значения операторов , i и Jj для теку111ей итерации. G выходов блока управления 13 выдается последо вательность импульсов сдвига (число которых равмо номеру итерации ), которые сдвигают содержания регистров 7 и 8. Затем с выходов блока упоавления 13 выдается поспедовательность импульсов продвижения, при это содержания регистров 4-8 и очередная константа из блока памяти 9 продайгаются на cooтвetcтвyющиe входы сумматоров 1 и 2 и сумматора-вычитателя 3« Причем содержание регистров 7 8 передается на входы сумматоров 1 и 2 только при наличии paзpeшaюu eгo сигнала на другом входе коммутаторов 11 и 12, а разрешающий потенциал (сигнал )выдается в каждой итерации только либо на коммутатор 11, ли бо на коммутатор 12 (второй сигнал является инверсией первого. Результ ты суммирования с выходов сумматбров 1 и 2 или суммирования-вычитания с выхода сумматора-вычитателя 3 записываются младшими разрядами вперед, в освободившиеся при продвижении старшие разряды регистров (t-6 и продвигаются к их началу (в сторону младших разрядов ). В конце итерации в регистрах k-6 содержатся результаты j-ой итерации, а в регистрах 7 и 8 содержатся нулевые значения. В сле дующей j +1 итерации описанный процесс повторяется. з Ппсле выполнения п итераций в егистрах 4 и 5 (выходы 20 и 19-) соержится значение функции квадратного корня из аргумента X, в рег 1стре 6 (выход 18 ) содержится значение логарифмической функции аргумента X, на третьем выходе дечифратора-шифратора 36 блока управления 13 появляется импульс конца вычисления, генератор 3 блока управления 13 прекращает работу и итерационный процесс вычисления заканчивается. Вычисления указанных функций во втором варианте 11ФП производятся следующим образом. Первоначально по входу 6k в регистр 5 заносится аргумент X, а по входам 65 и 66 в регистры 55 и 56 заносятся значения 1|К и -2Рп1 „ . В блоке анализа 6 моментально определяется отношение значений XQи XQ (или в любой j -и итерации Xj и У ) и на его соответствую1нем выходе (Xj YJ и Xj Y ) появляется сиг ) J J 1 I И| нал. Затем го входу б7 подается стартовый импульс, по которому запускается в блоке управления 63 генератор импульсов 86, и выдаются на коммутаторы 59-61 сигналы, которые определяют, например,при Xj У: , значение yj из регистра 55 переписывается через коммутатор 61 в регистр 57 и через коммутатор 59 сумматор 53. На сумматор-вычитатель 52 выхода блока уп авления 63 выдается значение оператора у- +1, по которому производится сложение. . 9 При ;Х J- у,- значение X 4 «гпачспмс л 1 ИЗ ре- гистра 54 переписывается через коммутатор 60 в регистр 57 и через коммутатор 59 в сумматор 53. fta сумматор-вычитатель 52 с выхода блока управления 63 выдается значение оператора yv 1 по которому выполняется вычитание В любой j-и итерации значение регистра 57 сдвигается на j разрядов вправо от двоичной запятой путем подачи последовательности импульсов с блока управления 63. После сдвига значения в регистре 57 (для X : У; ) с выходов блока управления f)3 выдается последовательность импульсов продвижения содержан-ий Yрегистра 55 и регистра 57 (т.е. значения V. ) на входы сумматора 53, в котором происходит их суммирование. Результаты суммирования через коммутатор б1 записываются младшими разрядами вперед в псвобождающиеся при сдвиге старшие разряды регистра 55 и продвигаются к его началу ( R сторону младших разрядов). В конце j-й итерации в регистре 55 находится новое значение Vj4. , а в регистре сохраняется предыдущее значение, т.е.Х. х , При отношении X j результаты суммирования значений Xj и с выхода сумматора 53 через коммутатор б1 записываются младшими разрядами вперед в освобождающиеся при сдвиге ста|Ж1ие разряды регистра 5 и продвигаются к его началу (в сторону младших разрядов ). .В этом случае в регистре 5 находится новое значение Х;4.« а в регистре 55 сохраняется Vj4 t а S регистре У.- . В rwuJ предыдущее значение У Ij.-t j сумматоре-вычитателе 52, производится алгебраическое сложение содержайий 7« в регистре 5б с очередной константой из блока памяти 58, которые продвигаются на сумматор 52 при помощи имnyjTibcoa продвижения с выхода .блока уп 10

J+1

-0,i 63l68

-0,2400256

-0,357808

-0,4184304

-0,3876592

-0,4031632

-0,3953824

-0,39928

0,3973312

-0,3963568

-0,396843

-0,3970848

-0,3969035

-0,0001813 «3 равления 63. Результаты суммированиявычитания ( в зависимости от значения У: ) записываются младшими разрядами вперед в освобождающиеся при сдвиге старшие разряды регистра 5б и продвигаются к его началу (в сторону младших разрядов).- В конце j-й итерации в регистре 5б находится значение 2j+. Затем (по импульсу конца итерацми определяется относчение и «ч-t V / 9 (3+1)-й итерации и для следующей т.д После выполнения h итераций процесс вычисления заканчивается в регистрах 5 и 55 (выходы 68 и 69 ) находятся значения квадратного корня из аргумента X, в регистре 56 (выход 70.) находится значение логарифмической функции аргумента X, а на выходе б9 ЦФП появляется импульс конца вычисления. В таблице приведен один из примеров вычисления функций квадратного корня и логарифма из аргумента X : 0,672,. 7I0l Моделирование проводится для интервала изменения аргумента 0,54 X (, поскольку логарифм нуля не существует а весь диапазон вычисляемых чисел в специализированных системах можно представить в этом интервале, произьодя операцию нормализации, т.е. первый значащий разряд всегда значащий. Погрешность вычисления указанных функций определяется длиной разрядной сетки 1)ФП и при использовании в регистрах и сумматора;( дополнительных з итных разрядов Jtocg rt всегда меньше единицы последнего младшего разряда п, -что подтверждается результатами моделирования, . Максимальное время вычисления одновременно двух указанных функций в обоих вариантах данного равно в двоичных тактах для параллельного принципа работы (параллельные сумматоры и матричные двигатели ) а для последовательного принципа работы одноразрядные сумматоры и последовательные регистры сдвига ) У ( ) По быстродействмо оба варианта ЦФ одинаковы, так как благодаря особенн ти алгоритма вычисления в каждой ите рации для X j и У| выпотяется только одно сложение, а второе пропускается Эффективность изобретения ется в расширении функциональных воз можностей (за то же самое время и да же за меньшее время и при тех же аппаратурных затратах одновременно вычирляются две функции: квадратный ко рень и логари(4 ) и повьшёнии быстродействия устройства за счет обеспечения сходимости итерационного процесса (т. е обеспечение заданной ТОЧНОСТИ вычисления для вещего диапазона изменения аргумента ) за п итера ций, а не 2м итераций, как в других известных итерационных устройствах. В зависимости от констант, записанных в блоке памяти можно вычислять двоичный, натуральный, десятич- V ный и т.д. логарифмы. При этом изменяется также основание логарифма вводимого в качестве начального значения в регистр для реализации соотношеПо сравнению с одновременным использованием для вычисления-указанных функций двух отдельных известных устройства или микропроцессоров. Данный ЦФП обладает меньшими аппаратурными затратами. Второй вариант ЦфП по сравнению с его первым вариантом обеспечивает сокращение аппаратурных затрат ( поскольку он npoite на один сумматор и регистр сдвига Первый вариант ЦФП по сравнению с его вторым вариантом в случае экстремальных условий эксплуатации f при космических, оаоиационных и микроволновых излучениях )обладает большей надежностью, поскольку содержит меньшее количество элементов И. Поэтому его использование целесообразно для бортовой аппаратуры. Благодаря большому быстродействию, широким функциональным возможностям (вычисление укаааннмх функимй актуально в области упоавления и регулирования, например при управлении роботов и манипуляторов, при автрмати-. ческом управлении работой двигателей и оптимальным расходом гоплива и т.д. ), небольшим аппарат у рнь1м затр атам и, следовательно, низкой стоимости использов ние предлагаемого . ЦФП в качестве специализированного процессора позволит повысить орои зводительность вычислений при большой частоте обращения к определению указанных, функций или при работе 8 реальном масштабе времени для большинства технических и производственных процессов в устройствах и системах автоматики, телемеханики, телеуправления, телеизмерения, регулирования и управления.

Фиг. 2

|1-:: §Ct«

.Yf

W

DE

SO

сгз

11111И1Н1И1ИМШНГ1111Н1ИГ1И1ИИ11 I и ill ИИ ПЙ1 ПГН пи ilH nit Ц1Г ИИ 11|1

шг 1tI

I

Фг/г./

1

1

1 /h7«

и

1019« 3 6S 70

Фмг.5

76

X

фиг. б

79

1019«t3 81

ФибЛ

Фиг,8