Асинхронное матричное устройство для деления Советский патент 1983 года по МПК G06F7/54 

с tN-K-J) по первый регистра делимого соединены с входами разрядов с первого по т-и (где m - число разрядов буферного регистра остатка делимого) буферного регистра остатка делимого соответственно выходы разрядов с первого по К-й регистра делителя соединены с входами разрядов с первого по К-й буферного регистра делителя соответственно, выходы разрядов с нулевого по (1-1)-й буферного регистра частного подключены к входам разрядов с L-ro по (L-J-ft)-и регистра частного соответственно, выход J-ro разряда подключен к входу (L-J)-го разряда регистра частного и первому входу

(J+OTO узла свертки по модулю два, выходы разрядЪв с первого по (К-1)-й буферного регистра частичного делимого подключены к первым входам разрядов с второго по К-й (J-fl)-ro сумматора-вычитателя соответственно, выходы .разрядов с первого по т-й буферного регистра остатка делимого соединены с первыми входами первых разрядов ( -х ( 1,... ,L-1) сумматоров-вычитателей вторые входы которых подключены к выходам разрядов с первого по К-й буферного регистра делителя, к выходу К-го разряда которого подключены вторые входы узлов свертки по модулю два с ( J+1)-ro по (1-1)-й.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных и измерительных устройствах конвейерного типа.

Известно асинхронное матричное устройство для деления, представляющее собой матрицу идентичных логических ячеек, каждая из которых содержит одноразрядный двоичный вычитатель и селекционный вентиль, «соединенную с регистрами делимого, делителя, частного и остатка Il.l.

Известно асинхронное матричное устройство для деления последовательного действия, содержащее множество схем вычитания, расположенных по стро кам матрицы, в котором для -вычисления разрядов частного используют генерато ры заема, образуюи{Ие биты заема для данной строки матрицы по сигналам, поданным на входы двух соседних схем вычитания в этой строке 2 J .

Наиболее близким по технической сущности и достигаемому результату к предлагаемому является асинхронное матричное устройство для деления Nразрядного двоичного числа (делимого) на К-разрядное двоичное число (делитель),содержащее регистры делимого, делителя, частного, узлы свертки по модул два, элемент НЕ и L -1 (где L - число разрядов частного) К-разрядных сумматоров-вычитателей, причем

выходы разрядов регистра делимого с (N-K)-ro по (И-1)-й подключены к первым входам разрядов с первого по К-й первого сумматора-вычитателя соответственно, выходы разрядов с первого по (К-1)-й i-ro (где I - порядковый номер строки) сумматора-вычитателя (Iel,..., J-1, J+1,...L-2) подключены к первым входам разрядов с второго по К-й (i+l)-ro сумматоравЫчитателя соответственно, вторые входы разрядов с первого по К-й i-ro (,...,J) сумматора-вычитателя соединены с выходами разрядов с первого по К-;й регистра делителя соответственно, первые входы первых разрядов сумматоров-вычитателей с второго по J-й (где J - число разрядов буферного регистра частного) соединены с выходами регистров с (N-K-1) no(N-K-J+1)peгистра делимого соответственно, выходы N-ro разряда регистра делимого и К-го разряда регистра делителя соединены соответственно с первым и вторым входами первого узла свертки по модулю два, выход которого соединен с входом элемента НЕ, подключенного выходом к входу переноса первого сумматора-вычитателя,- выход К+1го разряда Г-го(,... ,J-1,,,.., I.-2) сумматора-вычитателя подключен и первому входу (i(-l)-ro узла свертки по модулю два, выход которого подключен к входу переноса ()-го сумматора-вычитателя., второй вход 3113 1-го узла свертки по модулю два (i«l,...J) подключен к выходу К-го разряда регистра делителя, выход (К+1)-го разряда i-ro(,...L-1) сумматора-вычитателя соединен с BXO-V дами разрядов с () по первый со/ ответственно регистра Местного С 3 Недостаток известного устройства состоит в том, что быстродействие ограничено заданно разрядностью делимого, делителя и частного. При N-разрядном делимом, К-разрядном делителе и 1 разрядном частном (обычно teN-K) максимальное время выполнения операции tg,,o:(L-1), где Vnep Р® распространения сигнала переноса в К-разрядном сумматоре-вычитателе. Это время можно уменьшить, вычисляя частное по частям, что эквивалентно уменьшению величины L. Получение требуемой разрядности частного при вычислении.его по частям осущест вляется увеличением числа К-разрядных сумматоров-вычитателей. ,, Цель изобретения - увеличение быстродействия асинхронного матричного устройства деления. Поставленная цель достигается тем, что в устройство введены буферные регистры частного, частичного делимого, остатка делимого и делителя, причем вход нулевого разряда буферного регистра частного соединен с входом элемента НЕ, выход (Кн-1)-го разряда 1-го сумматора-вычитателя соединен с i -м («I,...,j) входом буферного регистра частного, выходы с первого по К-й JTO сумматора-вычитателя соединены с входами разрядов с первого по К-й буферного регистра частичного делимого соответственно, выходы разрядов с (N-K-J) по первый регистра делимого соединены с входами разрядов с первого по т-й (где m - число разрядов буферного остатка делимого} буферного регистра остатка делимо го COOTветсt венно, выходы разря дов с первого по К-й регистра делителя соединены с входами-разрядов с пер вого по буферного регистра делителя соответственно, выходы разрядов с нулевого по (|-1) буферного регистра частного подключены к входам разрядов с L-ro Г1о {1-1+1)-й регистра частного соответственно, выход J-ro разряда подключен к входу (L-J)го разряда регистра частного и первому входу ()-ro узла свертки по 74 модулю два, выходы разрядов с первого по (К-1)-й буферного регистра частичного делимого подключены к первым входам разрядов с второго по К-й : (J+1)-ro сумматора-вычитателя соответственно, выходы разрядов с первого по т-й буферного регистра остатка делимого соединены с первыми входами первых разрядов i-x (,...,L-1) сумматоров-вычитателей, вторые входы которых подключены к выходам разрядов с первого по К-й буферного регистра делителя, к выходу К-го разряда которого подключены вторые входы узлов свертки по модулю два с ()ro по (1-1)-й. На чертеже изс ражена структурная схема устройства. Устройство содержит регистры делимого 1 и делителя 2, К-разрядный сумматор-вычитатель 3, узел сверт.ки по модулю два, элемент НЕ S, буферные регистры частного 6, частичного делимого 7 остатка делимого 8, делителя 9 и регистр 10 частного. Устройство работает следующим образом. Тактовый импульс, поступающий в момент времени t на синхровходы регистров 1 , 2, 6-10, передает информацию с входов этих регистров на их выходы. При этом с регистров 1 и 2, являющихся входом устройства, на К-ра рядные сумматоры-вычитатели и на узлы свертки по модулю два, находящиеся на строках первой по 1-Ю1, подаются (K+J) старших разрядов делимого и К разрядов делителя соответственно, что позволяет вычислить старшие (J-fl) разрядов частного. Процесс вычисления протекает следующим образом. Если знаковые разряды делимого и делителя (выход N регистра 1 и выход К регистра 2) не равны, то узел свертки по модулю два знаков делимого и делителя вырабатывает сигнал логической единицы , который после прохождения элемента НЕ 5 имеет значение логического нуля на входе переноса первого сумматора-вычитателя 3. Последний выполняет операции (А+В), если на входе переноса - логический нуль, и (А-В), если на входе переноса - логическая единица. Таким образом, при неравенстве знаков делимого и делителя происходит сложение первого частичного делимого и делителя, а при равенстве знаков - вычитание делителя из частичного делимого. Знак частного, вырабатыраемый узлом 4 свертки по модулю два знаков делимог и делителя, поступает на вход Нуль регистра 6 (L-й разряд частного), а на первый вход этого же регистра поступает с выхода (К+1)-го разряда пе вого сумматора-вычитателя 3 знак вто рого частичного делимого, являющийся одновременно {1-1)-м разрядом частно го. Для вычисления {L-2)-ro разряда. частного необходимо знать соотношение между знаками второго частичного делимого и делителя. Сигнал с выхода (К+1)-го разряда первого сумматоравычитателя, соответствующий (1-1)-м разряду частного, и К-й разряд делителя подаются на узел 4 свертки по модулю два, вырабатывающий управляющий сигнал на входе переноса второго сумматора-вычитателя 3 что, в зависимости от значения этого сигнала, приводит к сложению либо вычитанию делителя из второго частичного делимого и, в оезультате, вычислению )-ro разряда частного. Аналогично вычисляются (1-3)-и, (1-)-й,...,{1-1)-й разряды частного После этого следующий тактовый импульс в момент времени (где Т период следования тактовых импульсов, поступающих на синхровходы регистров 1, 2, 6-10 одновременно) передает на нижнюю часть схемы (стро ки J+1,..., L-1)информацию о вычисленных разрядах частного (входы L, 1-1,..., L-J регистра 10),(J+1)-M частичном делимом (первые входы разрядов с второго по К-й (J+1)-ro Сумматора-вычитателя 3)fOCTaTKe делимого и делителя (первые входы первых разрядов и вторые входы разрядов с первого по К-й и с (J+1)-ro по (|--1)-й сумматоров-вычитателей З), что позволяет вычислить остальные разряды частного. При этом на верхнюю часть схемы (строки 1,.,.,J) с регистров 1 и 2 поступают новые значения делимого и делителя, Таким образом, происходит одновре менное вычисление (L-J-1) младших разрядов частного, соответствующего значениям делимого и делителя, поступивших на устройство в момент времени и (J-f 1) старших разрядов частного, соответствующего значениям делимого и делителя, поступивших на устройство в момент времени . В момент времени на выходе регистра 10, являющимся аыхЪдом устройства, получают частное, соответствующее значениям делимого и делителя, поступивший на вход устройства в момент времени t. В момент времени tQ+3T получают частное, соответствующее входным значениям делимого и делителя в момент времени и т.д. Предлагаемое устройство обладает повышенным быстродействием по сравнению с прототипом. Время выполнения операции tg,jj, уменьшается вдвое и определяется по формуле еь1пмокс Чыпмокс ), где L - число разрядов частного; (L/5), а Е(х) - целая часть числа X. Буферные регистры, используемые в предлагаемом устройстве, аналогичны его входным и выходным регистрам, в качестве которых можно использовать выпускаемые промышленностью в интегральном исполнении универсальные регистры lOQMPl l - -разрядный универсальный сдвиговый регистр, 133ИР1 - -разрядный универсальный сдвиговый регистр, 133ИР13 -8-разрядныи реверсивный сдвиговый регистр, 564ИР9 --разрядный последовательнопараллельный регистр и т.п. Принципиальная схема устройства для деления 16-разрядного двоичного числа на 8-разрядное двоичное число, построенная на основе структурной схемы прототипа и интегральных микросхемах серии 133, имеет максимальное время выполнения операций 1..,„„ „ 72вten пВьт« ЮКС 750 НС. После введения в устройство буферных регистров, реализованных на -разрядных регистрах типа 133ИР1, tknK, НС. Таким образом, введение буферных регистров, coctaвляющиx 12% от общего объема устройства, позволяет повысить его быстродействие в 1,8 раза.