Одноразрядный адаптируемый четверичный сумматор Советский патент 1983 года по МПК G06F7/50 G06F11/18 

и с вторыми входами четвертого и пятого элементов ИЛИ, выход второго элемента И соединен с четвертым входом первого элемента ИЛИ и с третьими входами второго, четвертого у. пято- го элементов , выход пятого элемента И соединен с четвертыми,входами второго, третьего, четвертого и пятого элементов ИЛИ, выходы первого, второго, третьего, четвертого и пятого элементов ИЛИ являются.соответственно первым, вторым, третьим, четвертым и пятым выходами резервного переноса сумматора, первый, второй, третий, четвертый, пятый, шестой,

седьмой, восьмой и девятый управляющие входы перекоммутации соединены соответственно с третьим входом седьмого элемента равнозначности, с вторыми входами пятого и пятнадцатого элементов равнозначности, с первым и вторым входами шестнадцатого, первым и вторым вводами семнадцатого элементов равнозначности и первым входом пятого элемента И, выходы шестнадцатого и семнадцатого элементов разнозначности соединены соответственно с вторым и третьим входами пятого элемента И,

ОДНОРАЗРЯДНЫЙ АДАПТИРУВМ) ЧБТВВРТИЧНЫ СУММАТОР, содержащий пять элементов И и пать элементов ШИ, отличающийся тем, чт.о О целью повьшения надежности, в него введены семнадцать элементов равнозначности, причем прямой вкод CTieq шего разряда первого операнда тора соединен с первыми входакш п( вого, второго и третьего элементов равнозначности, с первыми входш о первого и второго элементов И, прямой вход младшего разряда первого опбраяда cyMMfkTopa соединен с перками в;к здаык четвертого и пятогх элементов равнозначности, с входагш .; первого элемента равнозначности и второго элемента И, прямой вход чяарiiiero разряда второго операнда су « атора соединен с первым входом третьего элемента И и вторым входом первого элемента И,прякюй вход младшего разряда второго операнда сумматора соединен с вторым входом четвертого элемента равнозначности и с первыгш входами шестого, седьмого, восьмого элементов равнозначности и четвертого элемента И, вход переноса сумматора соеда1нен с первыми входами девятого, десятого и одиннадцатого элементов равнозначности, со вторыми входаг м четвертого, шестого, седьмсэго и восьмого элементов И, элементов равнозначности, инверсный вход младшего разряда первого операнда Соединен с третьим входом шестого и с вторым входом второго эле1У«ентов равнозначности, инверсный вход старшего разряда второго операнда сумматора соединен с первым входом двенаддатого и вторым входом третьего элементов равнозначности, инверсный вход младшего разряда второго операнда сумматора соединен с вторыми входами Девятого и десятого элементов равнозначности, выходы первого, второго, третьего, четвертого, пятого, шесто- -. го, седьмого восьмого, девятого, сятого, одиннадцатогоИ двенадцатогоi элементов равнозначности соединены соответственно с периьш входом тринадщаТого элемента равнозначности, с вторым входом третьего элемента И, с третьим входом четвертого элемента И, с вторым входом одиннадцатого элемента равнозначности, с первым входом четырнадщатого элемента равно- значйости, с вторыми входами Тринадцатого и четырнадцатого элементов равнозначности, с третьими входг1МИ первого, второго и третьего элементов Икс выходс1ми младшего и старшего разрядов суммы сумматора, выход четьфнадцатого элемента равнозначности соединен с перкам входом пятнадздатого элемента равнозначности выход кртсфого. является резервным вы ходом суммы сумматора, выхоД третьего элемента И соединен с первыми вхо дами первого, второго, третьего и четвертого элементов ИЛИ, выход четвертого элемента И соединен с вторыми вxoдa вI первого, второго и третьего элементов ИЛ1{ и с первым входом пятого элемента ИЛИ, выход первого элемента И соединен с третьими входами первого и третьего элементов ШШ

Изобретение относится к автоматике и вычислительной технике и может быть применено при разработке надежных узлов обработки цифровой информации,

Известны суглматоры, предназначенные для сугплирования нескольких многоразрядных разрядных чисел, содержащие несколько ступеней суммирования, шифраторы, узлы формирования переносов ij и 2 .

Сумматори применяются при построении матричных умножителей для суммирования частичных произведений и обладают большой сложностью и низким быстродействием, обусловленным применением метода многоступенчатой обработки ,.

Наиболее близким к изобретению является одноразрядный четвертичный сумматор, содержаи1Ий пять элементов НЕ,тринадцать . элементов И и пять элементов ИЛИ 3.

Недостаток известного сумматора заключается в том, что выход из стро любого элемента схемы приводит, к потере устройством работоспособности, что существенно отражается на надежности устройств, использующих в своей структуре такой сумматор.

Целью изобретения является повышение надежности сумматора за счет возможности сохранения его работоспособности при наличии любой логической неисправности любого элемента схемы устройства.

Поставленная цель достигается тем, что в одноразрядный адаптируемый четвертичный сумматор, содержащий пять элементов И и пять элементов ИЛИ, введены семнади(ать элементов равнозначности, причем прямой вход старшего разряда первого операнда cyMt-iaTopa соединен с первыми входами первого, второго и третьего элементов равнозначности, с первыми входами первого и второго элементов прямой вход-младшего разряда первого операнда сумматора соединен с первыI ми входами четвертого и пятого элеi ментов равнозначности, с вторыми первого элемента равнозначности и второго элемента И, прямой в.ход старшего разряда второго операнда сумматора соединен с первым, входом третьего элег-юнта И и вторым уходом первогоэлемента И, прямой вход младшего разряда второго операнда сумматора соединен с вторым входом четвертого элемента равнозначности и с первыми входами шестогоj седьмого, восьмого элементов равнозначности и четвертого элемента И, вход переноса сумматора соединен с первыми входами девятого, десятого и одиннадщатого .элементов равнозначности, с вторыми входами четвертого, шестого, седьмого и восьмого элементов И, элементов равнозначности, инверсный вход младше1Х) разряда первого операнда соединен с третьим входом шестого и с вторым входом второго элементов равнозначности, инверсный вход старшего разряда второго операнда сумматора соединен с первым входом двенадцатог и вторым входом третьего элементов равнозначности, инверсный вход младшего разряда второго операнда сумматора соединен с вторыми входами девятого и десятогоэлементов равнозначности, выходы первого, второго,третьего, четверто-го, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого элементов равнозначности соединены соответственно с первым входом три, йадцатого элемента равнозначности, с вторым входом третьего элемента И,. с третьим входом четвертого элемента rf, с вторым входом одиннадцатого элемента равнозначности, с первым входом четырнадцатого элемента равнозначности, с вторыми входами тринадцатого и четы15надца/:-го элементов равнозначности, с третьими входами первого, второго и третьего элементов И и с выходами младшего и старшего разрядов суммы сумматора, -выход четырнадцатого элемента разнозначноеfTH соединен с первым входом пятнадцатого элемента равнозначности, выход которого является резервным выходом суммы сумматора, выход т.ретьего элемента И соединен с первыми входами первого, второго, третьего и четвертого элементов ИЛИ, выход четвертого элемента И соединен с вторыми входами.первого, второго и третьего элементов 1ШИ и с первым входом пятого элемента ИЛИ, выход первого элемента И соединен с третьими входа1 да первого и третьего элементов ШБ1 и с вторыми в ход aiviH. четвертого и пятого элементов ИЛИ, выход второго элемента И соединен с четвертым входом первого элемента ИЛИ и с третьими входакМ второго, четвертого и пятого элементов ИЛИ, выход пятого элемента И соединен с четвертыми входами второго, третьего, четвертого и пятого элементов ИЛИ, выходы первого, второго, третьего, четвертого и пятого элементов ИЛИ являются соответственно первым, вторым, третьим, четвертым и иятым выходами резервного переноса сумматора, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый управляющие входы перекоммутации соединены соответственно с третьим входом седьмого элемента равнозначности, с вторыми входами пятого и пятнадцатого элементов равнозначности., с первым и вторым вхОдагли шестнадцатого, первым и вторым входами семнадцатого элементов равноэначности и первым входом пятого элемента И, выходы шестнадцатого и семнадцатого элементов равнозначности соединены соответственно о вторым и третьими, входами пятого элемента И, На чертеже изображена схема устройства. Устройство содержит информационные входы 1-29, на которые поступают сигналы Х1-Х5 либо их инверсии, при этом XI и ХЗ являются старшими разря |дами четверичных цифр операндов, Х2 и Х4 - младшими разрядами четверичных цифр операндов, Х5 - сигнал переноса из предыдущего четверичного разряда. На управляющие входы 30-37 устрой ства в соответствии с алгоритмом фун кционирования (в зависимости от состояния устройства - исправное или од но из неисправных) поступают сигналы Х1-Х5 либо их инверсии, либо констант ты О или 1. Устройство содержит также выходы 38-45, причем выходы 38-40 являются выходами, с которых снимается четверичная цифра суммы, а с выходов 41-45 снимается сигнал переноса в следующий четверичный разряд, элементы 4662 равнозначности, элементы И 63-67, элементы ИЛИ 68-72. Первые и вторые входы элементов 56-60 равнозначности подключены к информационным входам устройства, а первые и вторые входы элементов 61 и 62 равнозначности подключены к управляющим входам устройства, выходы элементов 56 и. 57 равнозначности соединены с первым и вторым входами элемента И 63, третий вход которого является информационным входом устройства, а выход которого соединен с перовыми входами элементов ИЛИ 6871, выходы 41-44 которых являются выходами блока; выход элемента 58 равнозначности подключен к первому входу элемента И64, второй и третий входы которого соединены синформационными входами устройства, а выход соединен с вторыми входами элементов ИЛИ 68-70 и с первым входом элемента ИЛИ 72, выход 45 которого является первым выходом блока; выход элемента 59 равнозначности соединен с первым-входом элемента И 65, второй и третий входы которого соединены с информационными входами устройства, а выход - с третьими входами элементов ИЛИ 68 и 70 и с вторыми входами элементов ИЛИ 71 и 72; выход элемента 60 равнозначности соединен с первым входом элемента И 66, второй и третий входы которого являются информационными входами устройства, а выход соединен с четвертым . входом элемента ИЛИ 68 и с третьими входами элементов ИЛИ 69, 71 и 72J выходы элементов 61 и 62 равнозначности подключены к первому и второму входам элемента И 67, третий вход которого я-вляется управляющим входом устройства, а выход соединен с четвертыми входами элементов ИЛИ 69-72, Первый и второй входы элементов 46 и 48 равнозначности соединены с информационными входами устройст.ва, с которыми соединены также первый, второй и третий входы элемента 47 равнозначности, первый и второй входы элемента 49 равнозначности и первый вход элемента 50 равнозначности, второй вход которого является управляющим входом устройства/ выход элемента 46 равнозначности соединен с первым входом элемента 53 равнозначности, второй вход которого является информационным входом устройства, а выход - первым выходом 38

блока, с KOTOpot-o снимается младашй разряд четвертичной цифры суммы; выходы элементов 47 и 48 равнозначности соединены с первым и вторым входами элемента 51 равнозначности, выход которого соединен с первым входом элемента 54 равнозначности, второй вход которого является ииформационным входом устройства, а выход 39 является вторым выходам блока, с которого снимается старший разряд четв ртичной цифры суммы; выход элемента 49 равнозначности, третий . вход которого является управляющим входом устройства, соединен с первым

11 12 13 14 15 16 17

1 2 3

Х2

Х4 Х5 Х2 Х4

4 5: б 7 8 9 10 Х5 XI 18 19 20 Х2 ХЗ XI Устройство работает следующим образом. На информациьнные входа 1-29 подаются cyMNOspyeKBiie четвертичные цифры и входящий сигнал переноса в соответствии с таблицей. В случае исправного соо1;ояния устройства зна чения сигналов на управляющих входа 30-37 безразлично; с выхода 38 сиимаётся значение младшего разряда четверичной цифры сукв«1, с выхода 39 значение старшего разряда четверичной цифры суммы, с выхода 41 значение переноса в следующий четверичный разряд. При наличии неисправностей функция, соответствующая значению младшего разряда чет веричной цифры суммы, снимается с выхода 40, при подаче на входы 30-32 соответственно управляющих сигналов Х4, Х4 и Х5. При наличии неисправнос тей , 47.1 функция старшего разряда

входом элемента 52 равнозначности, второй вход которого соединен с выходом элемента 50 равнозначности, а выход соединен с первым входом элемента 55 равнозначности, втброй вход которого является управляющим входом Устройства, а выход - третьим выходо 40 блока форм рования сигналов четверичной суммы, с которого в зависимости от сигналов управления могут . сниматься как младший, так и старший разряды четвертичной суммы,

В таблице представлены значения сигналов, подающихся на информацирнные входы.

21 22 23 24 25 26 27 28 29

Х4

Х5 XI Х2 Х5 Х4 Х4 Х5 Х2 чет8еричаой суммы реализуется на выходе 40 при подаче на входы 30-32 у упра:вля1о1цих сигналов Соответственно Х2, ,XI/, ХЗ .„.,.;- :: :. /. . . : .,. : . ., ; При наличии неисгфавностей 63«0; 68«д 56вИ сигнал переноса в следуиший четверичный разряд Формируется на выходе 4s при подаче на управляюво е входы 33-37 соответственно сигналов Х1, Х2, ХЗг Х4 и XS. При наличии неисправностейсигнал переноса формируется на выходе 44 при поДаче. на управляющие входы 33-37 соответственно сигналов Х4 1, Х5, XI и ХЗ. При наличии неисправностей , сигнал переноса формируется на выходе 42 при подаче на управляквцие входа| 33-37 соответственно сигналов XI, ..1, ХЗ, Х4 и Х5. При наличии неисправностей сигнал переноса формируется на выходе 43 при Аодаче на управлякяф1е входы

33-37 соответственно сигналов XI, 1, Х2, Х4 и Х5. Наличие неисправностей элементов 69, 70, 71, 72, 1, 62, 67, 49, 50, 52 или 55 не изменяет порядок функционировдция устройства в неисправном состоянии.

Таким образом, предложенное устройство сохраняет работоспособность при

ГТг 3 5is 7i

111 III 11

наличии любой одиночной логической неисправности любого элемента схемы. Кроме того при наличии 1008 двойных логических неисправностей из 1404 возможных устройств также сохраняется работоспособность при соответствующем изменении сигналов управления.