Устройство для сложения в избыточной системе счисления Советский патент 1985 года по МПК G06F7/49 

входы четвертого элемента И соединены с входом второго элемента НЕ и выходами четвертого и пятого элементов НЕ, входы пятого элегснта И соединены с входами первого и третьего элементов НЕ и выходом пятого элемента НЕ, входы шестого элемента И соединены с выходом третьего элемента НЕ и входом пятого элемента НЕ, входы седьмого элемента И соединены с входом четвертого элемента НЕ и выходами первого и второго эле- „ ментов НЕ, выходы первого, второго и третьего элементов И соединены с входами первого элемента ИЛИ, входы второго элемента ИЛИ подключены к выходам четвертого и пятого элементов И и выходу третьего элемента ИЛИ, входы третьего элемента ИЛИ, соединены с выходами шестого и седьмого элементов И, выходы элементов ИЛИ подключены к соответствующим выходам блока формирования суммы, в блоке формирования переносов входы элементов НЕ с первого по шестой соединены соответственно с входами с второго по седьмой блока формирования переносов, выход первого элемента НЕ соединен с первыми входами первого и второго элементов И, вторые входы которых соединены с выходом второго элемента НЕ, а третьи входы - соответственно с восьмым и первым входами блока формирования переносов, входы третьего элемента И подключены к входам первого и второго элементов НЕ, ,входы четвертого элемента И подключены к выходам третьего, четвертого и пятого элементов НЕ и входу второго элемента НЕ, входы пятого элемента И подключены к выходам третьего, пятого и шестого элементов НЕ и входу первого элемента НЕ, входы первого элемента ИЛИ соединены с выходами первого и второго элементов И, входы второго элемента ИЛИсоединены свыходами третьегЬ,четвертого и пятого элементов И,выходы первогои второго элементов ИЛИсоединены с соответсвующимивыходами блока формирования переносов.

Иэобретение относится к вычислительной технике и может быть испольэовано при конструировании и раэработке специализированных и универсальных арифметико-логических устройств.

Цель изобретения - повышение быстродействия устройства.

На фиг.1 представлена структурная схема одного разряда устройства; на фиг,2 - функциональная схема блока формирования суммы; на фиг,3 - функциональная схема блока формирования переносов.

Каждый разряд устройства содержит двоичный сумматор 1, блок 2 формирования суммы, блок 3 формирования переносов 3, элемент И 4, информационные входы соответствующего разряда первого операнда (,, знаковый вход 7 соответствующего разряда первого операнда (х,), информационные входы 8 и 9 соответствующего разряда второго операнда (у УЗ) знаковый вход 10 соответствующего разряда . второго операнда (у), входы 11 и 12 положительного и отрицательного

переносов (П,, п ) предыдущего разряда, выходы 13 и 14 положительного и отрицательного переносов (Пет cf) в следующий разряд, выходы 15-17 данного разряда (выход 17 - знаковый) z, z, Zj,

Блок 2 содержит элементы НЕ 18-22, И 23-29 и ИЛИ 30-32, блок 3 - элементы НЕ 33-38, И 39-43 и ИЛИ 44 и 45.

На выходах разрядов сумматора 1 и элемента И 4 формируется сумма во вспомогательном коде (z, z, z). Сигналы, формируемые на выходах блока 2 (фиг.2), описываются системой булевых уравнений

ln;,ztvn; z z:vn i;

z

2, n,ztvn;, i. Сигналы, формируемые на выходах 5 блока 3 (фиг.З), описываютс следующей булевой системойг У5Х,, ст . где , - сигнал переноса суммато ра 1. Устройство работает следукицим образом. При работе в четверичной избыточной системе счисления четверич ная цифра представляется тремя би тами (два значащих и один знаковы При представлении чисел может быт использовано основное и вспомогательное кодирование. При основном кодировании четверичная цифра мож принимать значения; Двоичное изображение-2110 Остальные двоичные изображения запрещены. При вспомогательном кодировани использование цифр +3 и -2 запрещено, т.е. могут использоваться цифры: Двоичное изображение-1111 Слагаемые поступают на входы сумматора 1 в основном коде. На п вом этапе суммирования формируетс вспомогательный код суммы и перен сы в старщий разряд. На втором этапе вспомогательный кол суммы суммируется с переносами и формируется основной код суммы. Так как вспомогательный код может принимать значения -1J OJ +2,основной код может принимать значения -2 -I; 0; +1J +2, +3J переносы могут принимать значения -1, О, +1. При суммировании вспомогательного кода и переносов перенос в старший, разряд возникнуть не может, т.е. пробег переноса вдоль сумматора 1, как это имеет место при ис-, пользовании обычных кодов невозможен. Сумма во вспомогательном коде и переносы в старший разряд , П формируются в соответствии с таблицей (в верхней строке таблицы все возможные значения разряда первого слагаемогоJ в левом столбце все возможные значения разряда второго слагаемого; в ячейках таблицы приведены значения суммы во вспомогательном коде и значения переноса). Сумматор работает следующим образом. На входы 7, 6 и 5 подается код первого операнда. Младшие биты этого слагаемого поступают на входы сумматора 1, знаковый разряд на вход блока 3. На входы 10, 9 и 8 подается второе слагаемое. Информационные разряды этого слагаемого поступают на входы сумматора 1, знаковый разряд - на вход блока 3. На выходах сумматора 1 и элемента И 4 формируется вспомогательный код суммы двух слагаемых, на выходах блока 3 - переносы в старший разряд. В блоке 2 вспомогательный код суммы суммируется с переносами, формируется основной код суммы. При этом суммировании перенос в старший разряд возникнуть не может. Необходимо отметить, чТо использование системы 1исления с г 4 является оптимальным по соотношению количества используемых разрядов и быстродействию используемых в разрядах узлов.