Устройство для сжатия цифровых телевизионных сигналов Советский патент 1983 года по МПК H04N7/18 

блока коммутации, при этом вход первого регистра памяти соединен с первым выходом суммирующего регистра, второй выход которого соединен с вторым входом второго блока, сравнения, третий выход первого блока коммутации соединен с входом третьего регистра

памяти, ввлход которого соединен с первым входом четвертого блока сравнения, второй вход которого соединен с вторым выходом второго регистра памяти и шестым входом второго блока коммутации.

УСТРОЙСТВО ДЛЯ СЖАТИЯ ЦИФРОВЫХ ТЕЛЕВИЗИОННЫХ СИГНАЛОВ, содержащее последовательно соединенные аналого-цифровой преобразователь, первый блок коммутации, элемент задержки и суммирующий регастр, последовательно соединенные первый регистр памяти, второй регистр памяти, первый блок сравнения, блок выбора передаваемых символов, блок управления памяти и блок памяти, первый выход которого соединен с вторым входом первого блока сравнения, второй выход соединен с вторым входом блока управления памятью, второй вход объединен с входом формирователя кода синхронизации и первым входом формирова- теля интервалов времени и подключен к выходу блока ч:тановки опорного уровня, второй вход форишрователя интервалов времени соединен с вторым выходом аналого-цифрового преобразователя, первый выход - с вторым входом первого блока коммутации, второй вькод - с первым входом второго блока коммутации и первым входом первого блрка -разрешения записи, второй выход второго регистра памяти соединен с первым входом второго блока сравнения и первым входом третьего блока сравнения, второй вход которого соединен с вторым выходсях первого ,регистра памяти, первый выход соединен с вторым входом первого блока разрешения записи, а второй выход с первым входом второго блока разре шения записи, выход второго блока сравнения соединен с третьим входом . первого блока разрешения записи и вторым входом второго блока разрешения записи, третий выход второго регистра памяти соединен с третьим входом второго блока разрешения записи и четвертым входом первого блока разрешения записи, первый выход которого соединен с третьим, входом блока памяти, а второй выход - с,входом блока памяти младших разрядов и четвертым входом блока памяти, пятый вход которого объединен с вторым v-g дом второго блока коммутации и сое (П динен с входом второго блока разрешения записи, выход блока памяти младших разрядов соединен с третьим входом второго блока коммутации, второй выход блока выбора передавае- s мых символов соединен с первым вхог hoM блока кодирования,-второй вход которого соединен с выходом формирователя кода синхронизации, а выход сл с четвертым входом второго блока коммутации, второй выход первого со блока коммутации соединен с вторым входом суммирхтощего регистра,вход аналЬго-цифрового преобразователя объединен с входом блока установки Ю опорного уровня и является входом устройства, а также третий регистр памяти и четвертый блок сравнения, отличающееся тем, что, с целью уменьшения искс1жений телевизионных сигналов, в него введен блок пилот-сигнала, первый вход которого подключен к второму выходу третьего блока сравнения, второй вход - к выходу второго блока сравнения, третий вход - к выходу формирователя интервалов времени, четвертый вход - к выходу четвертого блока сравнения, а выход - к пятому входу второго

Изобретение относится к технике электрической связи, в частности к передаче телевизионных изображений в замкнутых телевизионных системах, и может быть использовано.для телеграфной связи, а именно в устройства с преобразованием кода внутри передатчика. Известно устройство для сжатия цифровых телевизионных сигналов, содержащее аналого-цифровой преобразователь, блок сравнения, блок выбора передаваемого символа, кодер, блок управления памятью, блок памяти, причем выход ансшого-цифрового преобразователя подключен к входу блока сравнения, на другой вход которого подается информация о состояниях разрядов кода предащущего отсчета, хранящихся в блоке памяти, блок сравнения определяет в каком из разрядов кода происходят изменения и передает эту информацию на вход блока выбора передаваемого символа, который выбирает изменения, которые несут максимальную информацию об изменении яркости телевизионного (ТЕ) изображения, в первую очередь это изменения с участием старши разрядов. Номера разрядов, в которых происходят изменения, кодируются блоком кодирования и передаются в ка нал связи. Блок управления памятью устанавливает триггеры блока памяти в соответствии с принятым алгоритмом, т.е. состояние триггеров разрядов кода, в которых происходят изменения, изменяется на противоположное а триггеры всех более младших разрядов устанавливаются в состояние,противоположное новому состоянию тригге ра разряда, в котором произоишо изме нение 17. Недостаток устройства - плохая чет кость восстановленного изображения, обусловленнг1Я передачей малого количества информации об изменении символ овХпервдаются только изменения символа в одном, самом стасжаем из из менившихся разрядов ). . Наиболее близким по технической сущности и достигаемому результату к предлагаемому является устройство для сжатия цифровых телевизионных сигналов,, содержащее блок установки опорного уровня, аналого-цифровой преобразователь, формирователь интервалов времени , первый.и второй блоки коммутации, формирователь кода синхронизации, элемент задержки, суммирующий регистр, первый, второй и третий регистры памяти, четыре блока сравнения, блок выбора передаваемых символов, блок кодирования, блок управления памятью, блок памяти, блок памяти младших разрядов, два блока разрешения записи, блок деления,блок памяти кода канала, блок управления памятью младших разрядов, причем первый выход ангшого-цифрового преобразователя соединен через последовательно соединенные первый блок коммутации, элемент задержки, суммирующий регистр, третий, первый и второй регистры памяти -с первым входом первого б/1ока сравнения, выход которого соединен с входом блока выбора передаваемых символов, первый выход которого соединен с первым входом блока управления памятью, второй выход - ; первым входом блока кодирования, второй вход которого соединен с выходом формирователя кода синхронизации, выход блока управления памятью соединен с первым входом блока памяти, второй выход которого соединен одновременно с выходом блока установки опорного уровня, входом формирователя кода синхронизации и первым входом формирователя интервалов времени, второй вход которого соединен с вторым выходом аналогоцифрового преобразователя, первый выход соединен с вторым входом первого блока коммутации, а второй выход соединен одновременно с входом второго блока коммутации, первым входом первого блока разрешения записи, четвертым входом второго блока разрешения записи, первым ВХОДСЯ4 блока памяти кода канала и входом блока деления, выход которого соединен с пятым входом второго блока разрешения записи и первым входом блока управления памятью младших раз рядов, второй вхбд которого соединен с выходом блока памяти кода канала, третий вход соединен с выходом блока кодирования, вторым входом блока памяти кода канала и четвертым входом второго блока коммутации, второй выход первого блока коммутации соедине с вторым входом суммирующего регистра,- второй выход второго регистра па мяти соединен с первыми входами второго и третьего блоков сравнения, второй вход третьего блока сравнения соединен с вторым выходом первого регистра и первым входом четвертого блока сравнения, первый выход сое- . динен с третьим входом блока памяти кода канала и вторым входом первого блока разрешения записи, второй выход соединен с первым входом второго блока разрешения-записи, второй выход третьего регистра памяти соединен с вторым входом второго блока сравнения выход которого соединен с вторым входе второго блока разрешения записи и третьим входом первого блока разрешения записи, четвертый вход которого соединен с третьим выходом второго регистра памяти и третьим входом второго блока разрешения з аписи, первый выход соединен с третьим входом блока памяти, а второй выход - с первым входом 6JfoKa памяти младших разрядов и четвертьа входом блока памяти, пятый вход которого соединен с первым выходом второго блока разрешения записи и вторым входом второго блока коммутации, а второй выход - с вторым входом блока управления памятью, второй выход суммирующего регистра соединен.с вторым входом четвертого блока сравнения, выход которого соединен с шестым входом второго блока разрешения записи, второй выход которого соединен с третьим входом блока кодирования, выход блока управления памятью младших разрядов соединен с вторым входом блока памяти младших разрядов, выход которого соединен с третьим входом второго блока коммутации, пятый выход которого соединен с первым выходом первого блока коммутации, вход аналого-цифрового преобразователя объединен с входом блока установки опорного уровня и является входом устройства С2. Однако известное устройство непозволяет учитывать статистическую структуру телевизионного изображения а также не учитывает характер распределения яркости трех соседних злемеитов вдоль одной строки, что .вызвано искажениями телевизионного сигнала. Цель изобретения - уменьшение искажений телевизионного сигнала. Дня достижения поставленной цели .в устройство для сжатия цифровых телевизионных сигналов, содержащее последовательно соединенные аналогоцифровой преобразователь, первый блок коммутации, элемент задержки и суммирующий регистр, последовательно соединенные первый регистр памяти, второй регистр памяти, первый блок сравнения, блок выбора передаваемых символов, блок управления памятью и блок памяти, первый выход которого соединен с вторым входом первого блока сравнения, второй вьлход соединен с вторым входом блока управления памятью, второй вход объединен с входом формирователя кода синхронизации и первым входом формирователя интервалов времени и подключен к выходу блока установки опорного уровня,второй вход формирователя интервалов времени соединен с вторым выходом аналого-цифрового преобразователя, . первый выход - с вторым входом первого блока коммутации, второй выход с первым входом второго блока коммутации и первым входом первого блока разрешения записи, второй выход второго регистра памяти срёдинен с nepBbiM входом второго блока сравнения и первым входом третьего блока сравнения, второй вход которого соединен с вторым выходом первого регистра памяти, первый выход соединен с ВТО1МЛМ входом первого блока разрешения записи, а второй выход с первым входом второго блока разрешения записи, выход второго блока сравнения соединен с третьим входом первого блока разрешения записи и вторым входом второго блока разрешения записи, третий выход второго регистра памяти соединен с третьим входом второго блока разрешения записи и четвертым входом первого блока разрешения записи, первый выход которого соединен с третьим входом блока памяти, а второй выход - с входом блока памяти младших разрядов и четвертым входом блока памяти, пятый вход которого объединен с вторым входом второго блока ко1-1мутации и соединен с входом второго блока разрешения записи, выход блока памяти младших разрядов соединен с третьим входом второго блока коммутации, второй выход блока выбора передаваемых символов соединен- с первым входом блока кодирования, второй вход которого соединен с выходом формирователя кода синхронизации, а выход - с четвертым входом второго блока коммутации, второй выход первого блока коммутации соединен с вторым входом суммирующего регистра, вход аналогецифрового преобразователя объединен с входом блока установки опорного уровня и является входом устройства, а также третий регистр памяти и четвертый блок сравнения, введен блок пилот-сигнсша, первый вход которого подключен к второму выходу третьего блока сравнения, второй вход - к выходу второго блока сравнения, третий вход - к выходу формирователя интервалов времени, четвертый вход к выходу четвертого блока сравнения, а выход - к пятокв входу второго блока комгуотации, при этом вход первого регистра памяти соединен с первым выходом суммируккцего регистра, второй выход которого соединен с вторым входом второго блока сравнения , третий выход первого блока коммутации соединен с входом третьего регистра памяти, выход которого соединен с перЕвш входом четвертого блока сравнения, втсцрой вход которого соединен с вторьв4 BIZXO OM второго регистра памяти и шестым вкодом второго блока коммутации.

На чертеже представлена структурная схема устройства.

Устройство содержит блок 1 установки опорного уровня, аналого-цифровой преобразователь (АЦП ) 2, ормирователь 3 интервалов времени, первый блок 4 кс «огтации, втсфой блок ,5 коммутации, формирователь б кода синхронизации, элемент 7 задержки, суммирую11и1й регистр 8, первый 9 регистр памяти, второй регистр 10 памяти, третий регистр 11 памяти,первый блок 12 сравнения, второй блок 13 сравнения, третий блок 14 сравнения, четвертый блок 15 сравнения, блок 16 выбора передавае1«1х символов блок 17 кодирования, блок 18 управления памятью, блок 19 памяти.,блок 20 памяти младших раарвдов, первый блок 21 разрешения записи, втофо блок 22 разрешения записи и блок 23 пилотсигнала.

Устройство работает слвдукяцим об.разом.

Информация, передаваемая в канал связи, является результатом двумерной обработки исходного цифрового телевизионного сигнала. Элементы j-и строки передаются в канал связи чере отсчет (четные отсчеты /информацией об истинных значениях четырех стараи разрядов исходного кода вторым блоко 5 коммутсщии, шестой вход которого соединен с вторым выходом второго регистра памяти. Элементы (f ) -и строки передаются в канал связи вторым блоком 5 коммутации также через отсчет информацией I зависящей от резултатов сравнения, в третьем блоке 14 сравнения, на первый и второй входы которого подают с вторых выходов iiTo

рого и первого регистров памяти соответственно четыре старших разряда () к (tf1J -го отсчетов j-и строки, во втором блоке 13 сравнения, на

пеТрвый и второй входа которого подают четыре старших разряда с вторых входов второго регистра памяти и суммирующего регистра соответственно (i-lj-ro отсчета j -и строки и i-го отсчета (j+IJ -и строки, а также в четвертом блоке 15 сравнения, на первый и второй входы которого подают четыре старших разряда с второго выхода второго регистра 10 памяти и выхода третьего регистра 11 памяти соответственно (i-t/ и 1 -го отсчетов J-истроки.

Если з результате сравнения (i-i; и ( -го отсчетов /-и строки окажется, что хотя бы в одном иа старших разрядов есть изменения, то в i-м отсчете (i+1J -и строки бурет передана информация об истинном состоянии четырех старших разрядов кода 1-го отсчета ) -и строки с третьего выхода второго регистра 10 памяти через второй блок 22 разрецения записи, выход которого соединен с вторым входом второго блока 5 ко11ф утации. Недостаюпше элelvleнты восстанавливаются на приемной стороне: i-и элемент j-й строки воспроизводится как Т-й элемент (j+iif -и строки, а Н-/-й элемент (i+f) -и строки повторяется как (1-1)-й элемент j -и строки. Этой ситуации присваиваете дополнительная кодовая ко иН€Щ11я 00, которая вырабатывается блоком 23 пилот-сигнала при поступлении на его входы соответствуюOftx сигналов с выходов второго, третьего и четвертого блоков 13-15 сравнения. Если Б результате сравнения (t-lj и ()-го отсчетов j-й строки

окажется, что нет отличий в старших разрядах кода и в результате сравнения четырех разрядов {4-1)-го отсчета j-й строки с i-м отсчетом (JЧ1J-й строки также не будет изменений, то в i-м отсчете(+1/ -и строки будет передана информация об истинном состоянии двух следу1эщих по старшинству разрядов (i-fl-ro отсчета J-и строки с выхода блока 20 памяти младших разрядов через второй блок 5 коммутации, и информация об изменениях сиМ1ролов в младших разрядах i-го отсчета (у+1) -и строки относительно, (-1) -го отсчета |-й строки. Восстанорление недостающих элементов происходит как в предыдущем случае. Этой ситуации присваивается кодовая комбинация 11. Если в результате сравнения (i-i) и (i+l) -го отсчетов /-и строки нет изменений в старших разрядах, а в результате сравнения старших разрядов (i-1) -го отсчета j-й строки и i -го

отсчета (+1;-й строки такие измене.ния обнаружены, то производится сравнение старших разрядов (i-l) и i-го отсчетов j-и строки. Если при этом изменения будут обнаружены, что с большой вероятностью говорит о появлении в изображении поэлементной вертикальной штриховой структуры, то в ii-м отсчете (j- --fJ-и строки будет передана информация об истинном состояНИИ четырех старших разрядов i -го отсчета (j-f-ff-й строки и восстановление недостагадих элементов будет как и в предыдущих случаях. Этой ситуации присваивается кодовая комбинация 10 В противном случае, т.е. когда в старших разрядгис ( и i -го отсчетов j-и строки нет отличий, что с большой вероятностью свидетельствует о появлении горизонтального перепада яркости, характер передачи сохраняв ся, но восстановление недостающих элементов п)оисходит по иному:(-1)-й отсчет (у+1}-и строки воспроизводится как i-и отсчет этой же строки, а i-й отсчет j -и строки повторяется как (1-1)-й отсчет этой же строки. Этой ситуации присваивается кодовая комбинация 01.

Информация о дополнительных кодовых комбинациях, запомненных в блоке 23 пилот-сигнала на два отсчета.за;ниьиющая два бита -информации. передается по частям. Один бит дописывается во втором блоке 5 коммутации к информации об {i-lj -м отсчете j-и строки и передается с ней в канал связи, а другой бит-к информации об -м отсчете(/-ц/-й строки и также передает ;я в канал связи. Таким образом введение нового блока и связей позволяют более полно учесть статистическую структуру сигнала в вертикальном и горизонтальней направлениях и, меняя характер восстановления недостающих элементов, правильно передавать штриховые поэлементные групповые структуры в обоих направлениях, что в свою очередь приводит к увеличению четкости восстановленного изображения.

Входной аналоговый сигнал поступает одновременно на входы АЦП 2 и блока 1 установки опорного уровня, представляющего собой последовательное соединение селектора и мультивибратора. Селектор выделяет из аналогового сигнала синхроимпульсы, от переднего фронта которых запускается мyльтивибратор, вырабатывающий положительные импульсы, эти импульсы используются : для установки в исходное состояние формирователя 3 интервалов времени и блока 19 памяти. Формирователь 3 интервалов времени представляет собой два триггера, работакяцих в счетном режиме, для этого инверсный выход

каждого триггера соединен со входом 5. Импульсы установки с выхода блока

Iустановки опорного уровня подаются на 5-входы триггеров, на С-входы подаются доответственно импульсы с частотой.12,5 мГЦ с второго выхода АЦП 2 и импульсы с частотой строки FCT-P . На выходе имеются меандры с частотами-6,25 мГц и . Семиразряный параллельный код с первого выхода АЦП 2 поступает на первый вход первого блока 4 коммутации, который представляет собой элементы запрета

и разрешения по каадому.разряду. Управляющими сигналами являются меандры формирователя 3 интервалов времени, которые подаются на второй вход первого блока 4 коммутации.Первый блок 4 коммутации пропускает четные отсчеты на нечетных строках (первый выход ), которые записываются в элемент 7 задержки, нечетные отсчеты на четных строках (второй выход/, которые записываются по второму входу в су№«1ирукадий регистр 8, четыре старших разряда четных отсчетов в нечетных строках (третий выход),-которые записываются в третий регистр

IIпамяти. Элемейт 7 задержки собран на элементах памяти, представляющих собой память объемом 1024 бита, по одному на каждый разряд. Поскольку сигналы с выхода элемента 7 задержки и второго выхода первого блока 4 коммутации сдвинуты один относительно другого на один отсчет, то в суммирующем регистре 8 оци записываются поочередно. В дёшьнейшем информация с первого выхода суммирующего регистра 8 последовательно переписывается с двух регистров 9 и 10 памяти. Сумлш- рующий регистр 8 и регистры 9-11 памяти представляют собой линейки триг. по одному на каждый разряд.

; Информация на .вход D суммирующего регистра 8 подаетсячерез элемент ИЛИ, выполняющего функцию суммирования сигналов с выхода элемента 7 задержки и второго выхода первого блока 4 коммутации. В регистрс1Х 9-11 памяти зсшись информсщии происходит иепосредственно по входу D . Сравиеиие четырех старших разрядов соответствующих отсчетов соответствующих строк,, записанных в суммирующем регистре 8 и регистрах 9-11 памяти, производится вторым 13, третьим 14 и четвертым 15 блоками сравнения,которые представляют собой сумматоры fio модулю два по одному на каждый разряд. С целью определения отличий хотя бы в одном из четырех старших разрядов выходы сумматоров каждого блока сравнения объединены по ИЛИ. Дсшьиейшая работа устройства зависит от результата сравнения старших разрядов, получаемого в блоках 13-15 сравнения. Если второй блок 13 сравнения, который сравнивает (i+i) и ( отсчеты j -и строки с второго выхода суммирующего регистра 8 и вто рого выхода второго регистра 10 памяти соответственно, вьщает уровень логической 1, что говорит о наличии изменений хотя бы в одном из четырех старших разрядов этих отсчетов, то по третьему входу в блок 19 памяти записывается непосредственно информация об истинном состоянии четырех старших разрядов с первого выхода первого блока 21 разрешения записи. Первый блок 21 разрешения записи представляет собой шесть схем запрета (четьгре для старших и два дл младших разруздов ). При появлении отрицательной полуволны меандра 6,25 мГц четыре старших разряда с третьего выхода второго регистра 10 памяти пропускаются на первый выход, первого блока 21 разрешения записи и подаются в блок 19 памяти, который представляет собо линейку триггеров в счетном режиме по одному на каждый разряд с расширением по ИЛИ записи информации по R-5-входам, По 5-входу происходит установка (второй вход блока 19 памяти J триггеров в исходное состояние в момент гасясдих интервалов импульсом с выхода блока 1 установки опорного уровня. Запись истинного состояния старших разрядов происходит одновременно по R -S-входам. Все более младшие разряды устанавливаются в соответствии с принятым алгоритмом в состояние, противоположное новому состоянию триггера, в котором произошло изменение. Эту операцию выполняет блок 18 управления памяти по кольцу обратной связи второй выход блока 19 памяти - бторой вход блока 18 управления памятью - выход блока 18 управления памятью - перв1 й вход блока 19 памяти БЛОК 18 управления пгимятью представляет собой элементы ИЛИ по два на каждый разряд, кроме caMofo старшего, выходы которых подключены к .RrS-входам триггеров, а на их входы подаются продифференцированные импульсы с выходов триггеров аи и разрядов, причем .свя.зи заведены так что при установке разряда в О все более младшие переводятся в 1 и наоборот. Чем более мпадашй разряд, тем большее число импульсов может устанавливаться, поэтому растет число объединенных по ИЛИ входов. При этом блок 23 пилот-сигнала,представляющнй собой четыре элементы совпадения, по количертву возможных дополнительных кодовых комбинаций с последующим объединением по их ИЛИ, вырабатывает кодовую комбинацию 00 При появлении на втором входе.блока 23 пилот-сигнала уровня логической 1 с выхода второго блока 13 сравнения вырабатывается комбинация 00, при появлении на втором и четвертом входах логического О - комбинация 11, при появлении на втором входе уровня логического О,на четвертом - уровня логического 1 и на первом - уровня логического О вырабатывается комбинация 10, в противном случае 01. Первый бит дополнительной кодовой комбинации записывается во втором блоке 5 коммутации к информации об истинном состоянии четырех старших разрядов, посту -. пакяцих с второго выхода второго регистра 10 памяти на щест.ой вход второго блока 5 коммутации. Второй блок коммутации 5 представляет собой пять триггеров со схемами разрешения записи. В пятый триггер записывается информация о первом или втором бите дополнительной кодовой комбинации, а в четыре других может быть записана одна из возможных информации. В данный момент ааписывается информация об истинном состоянии четырёх старших разрядов с второго выхода второго регистра 10 памяти. Одновременно информация свыхода второго блока 13 сравнения поступает на второй вход второго блока 22 разрешения записи и запоминается в нем. Второй блок 22 разрешения записи . представляет собой схемы разрешения для четырех разрядов кода, поступающих на его третий, вход с третьего выхода второго регистра 10 памяти. Разрешающими сигналами являются сигналы с вьоходОв триггеров, объединенных по ИЛИ, в которые .записаны выходные уровни второго и третьего .блоков 13 и 14 сравнения. При появлении хотя: бы на одном из этих выходов уровня логической 1 в следующем отсчете второй блок 22 разрешения записи записывает по R -5-входам триггеров блока 19 памяти информацию об истинном состоянии четырех старших -т разрядов и передает эту же информацию в канал связи посредством второго блока 5 коммутации. Если второй блок 13сравнения свидете1льствует об отсутствии изменений в старших разрядах, уровень логического Q на выходе, то переданная информация зависит от результата сравнения в блоках 14и 15 сравнения. Если на первом выходе третьего блока 14 сравнения уровень логического О (отсутствие изменений;, то через первый блок 21 разрешения записи в блок 19 памяти по третьему и четвертому входааа записывается информация об истинном состоянии шести разрядов кода с третьего выхода второго регистра 10 памяти.

Одновременно два младших разряда записываются в блок 20 памяти младших разрядов с второго выхода первого блока 21 -разрешения записи.

Блок 20 памяти младших разрядов представляет собой два триггера, запись в которые производится noR-5-вкодам. В следующем отсчете информация об этих разрядах передается в канал связи вторым блоком 5 коммута|ции, третий вход которого соединен с выходом блока 20 памяти младших разрядов. В очередном отсчете первый ,блок 12 сравнения определяет изменения символов в трех младших разрядах :а блок 16 выбора передаваемых символов передает в канал связи посредством блока 17 кодирования разрешения изменения. Блок 17 кодирования представляет собой шифратор, осуществляющий кодирование в двоичном коде восьми входов. Блок 18 управления памятью, первый вход которого соединен с первым выходом блока 16 выбора передаваемых символов, устанавливает разряды блока 19 памяти в состояние, противоположное новому изменению разряда.

Первый блок 12 сравнения представ ляет собой сумматоры- по модулю два по одному ка каждую разрешенную к передаче группу изменений, а блок

16 выбора передаваемых символов элементы запрета на каждое разрешенное изменение, причем изменение в более старшем разряде запрещает изменения в, более младших разрядах. Если на выходе третьего блока 14 сравнения уровень логической 1 (наличие изменений ), то посредством второго блока 22 разрешения записи в следующем отсчете передается истинное значение четырех старших разрядов, а блок 23 пилот-сигнала вырабатывает комбинацию 10% Если на выходе четвертого блока 15 сравнения уровень логической 1 (наличие изменений , то в старших разрядах между (i-l) и f -м отсчетами j-й строки вырабатывается комбингщия 01. Информация о синхросигнале передается , специальным кодом с выхода формирователя 6 кода синхронизации через блок 17 кодирования. Формирователь 6 кода синхронизации представляет собой мультиплексор, на входах которого установлен, например, код Баркера, который списывается в канал связи при прохождении строчных и кадровых гасящих интервалов с выхода блока 1 установки опорного уровня.

Таким образом, введение нового блока и связей позволит повысить четкость восстановленного изображения до 580 строк за счет уменьшения искажений телевизионного сигнала.