Устройство для контроля Советский патент 1984 года по МПК G06F11/26 

рой регистр - с входами сумматора по модулю два, пятого элемента ИЛИ, второго регистра и первого элемента НЕ, выход которого через элемент ИЛИ соединен с входами третьего и четвертого коммутаторов, выход второго элемента И соединён с входом девятого регистра и непосредственно и через четвертый коммутатор - с входами второй с.хемы; сравнения, вход устройства соединен с входом десятого регистра и через одиннадцатый регистр - с; входом, одиннадцатого до 1ифратора, выходы которого через шестой элемент ИЛИ соединегаы с входами шестого и седьмого элементов И, выходы которых соединены с входами, соответственно второго дешифратора и пятого элемента И, выход которого соединен с входами двенадцатого регистра, восьмого дешифратора и десятого регистра, выходы которого соединены Р входами одиннадцатого регистра,; восьмого дешифратора, второй схемы -сравнения, шестого элемента И и через второй элемент НЕ - с входом седьмого элемента И, четвертый выход первого регистра соединен с входом четвертого коммутатора, выход третьего коммутатора через двенадцатый регистр соединен с выходом устройства, выход четвертого регистра соединен с. входами первых коммутатора и элемента- ИЛИ, олин из выходов блока задания информации через второй элемент ИЛИ соедин ен с входом третьего дешифратера, выход третьего .триггера череЗ Четвертый элемент И соединен с входсад третьего элемента ИЛИ, выхойы здестОго регистра соединены с входами вTopioro коммутатора и десятого д.ешифратЬра, выходы которого соединены с входами шестого регистра и третьего элемента ИЛИ и через седьмой реристр - с входом шестого дешифратора выход восьмого регистра соединен с входом рдиннадцатого дешифратора.

. -

Изобретение Относится, к вычислительной технике и мсжет бытъ йспсщьзовано для контроля и диагностики внешних устройств ЭВМ. ;

Известно устройство, ссщерясате е блок памяти микроксаданд, регистр адреса, формирователь адреса микрокоманд, регистр микрокоманд, блЬк контроля, счетчик, регистр кшдня, первый и второй дешифраторы, иерев ай и второй триггеры, эл ентов И, первый и второй коммутатсфы сздновибратор, первый и втсфой эяетленты ИЛИ, схему сравнения, сумматор подмодулю два, элементы НЕ и.эле Менты задержки ijj .. . ; .

Недостаткся«1 данного устрШства являются ограниченные возможности функционального контроля устройств

.ЭВМ. . .. ..... . . .

Наиболее близким к прёдла га шу является устройство для управледая и микродиагностики, содержащее первую и вторую пг1мять, . выходы КОТОЕИХ через блок элементов ИЛИ соединены с входом первого регистра, б/юк задания информации, выходы которого соединены с входами первой памяти, первых коммутатора и дешифратора и первого и второго элементов И, два триггера, сумматор по модулю два, выход которого соединен с первым входом второго регистра, два счетчика, вторые коммутатор и дешифратор, трет1 ю память, с третьего по

восьмой регистр, с третьего по седьмой элементы И, два элемента ИЛИ, два элемента НЕ и генератор . Недостатком известного устройст-.

ва является 11Изкая надежность функционирования за счет микропрограммной реа1лизации тестовых последова: тель.ностей,. . ..:. . . .

- Ц.ель.изобретения - повышение надёжности контроля внешних устройств.

Поставленная цель достигается тем,; что: в устройство для контроля, содержащее первую и вторую память, выходы которых через блок элемен-

тОв ИЛИ соединены с BxdfeoM первого регистра;, блок задания информации, вьгходы которого соединены с входами первсзй памяти, первых коммутатора и дешифратора и первого и второго

элементов: И, два триггера, сумматор по модулю два, выход которого соединен .с г1ерв;ьЕм; входом второго регистра два счетчика, вторые коммутатор н дешифратор, третью память, с третьего по вЬсьМой регистр, с третьего по сединой алименты И, два элеменjra ИЛИ/, два эле «ента НЕ, генератор, дополнительно.введены двесхемы сравнения,четыре регистра,счетчик,

дешифраторов два коммутатора,

.триггер,четыре элемента ИЛИ,причем выход генератора через соединенные последовательно первый коммутатор и третий регистр соединен с входами четвертого регистра и- первого элемента ИЛИ, выход которого через соединенные последовательно пятый регистр и третий дешифратор роединен с входами второй памяти, первого триггера и четвертого дешифратора, выходы которого соединены с входами третьего триггера, третьего и четвертого элементов И, второго элемента ИЛИ и пято1 о дешифратора, выходы которого соединены с входами пятого регистра, второго дешифратора и первого регистра, первый выход котор.ого соединен с входами первой схемы сравнения, пятого дешифратора, шестого доиифратора, шестого и седьмого регистров и через соединенные последовательно третий элемент И, третий элемент ИЛИ, Седьмой дешифратор, третью память и второй коммутатор соединен с входами третьего и четвертого KONB yTaTopoB, второй выход первого регистра соединен с первым вхЬдом второго дешифратора и через первый дешифратор с входами второго дешифратора, третьего коммутатора, четвертого элемента ИЛИ и восьмого дешифратора, выход кото рого соединен с выходе восьмого регистра и через соединенные послеябвательно первый .счетчик и первую схему сравнения - с входами второго триггера и пятого дэлифратора,третий выход первого регистра соединен с входами второго и третьего счетчиков и девятого дешифратора, выходы которого непосредственно и через втррой и третий счетчики соединены е, входами второго дешифратора, выхоЙд которого соединены с входами первого ксмимутатора, третьего регистра второго счетчика,, второго элемента ИЛИ и через первый и второй триггеры - с вхацами соответственно четвертого и пятого дешифраторов, выход второй схемы сравнения через соединенные последовательно девятый регистр, четвертый элемент ИЛИ и первый .элемент И соединен с входами второго и пятого элементов и и входом шестого дешифратора, выходы которого соединены с входами десятого дешифратора и сумматора по модулю два и через второй регистр - с входами сумматора по модулю два, пятого элемента ИЛИ, второго регистра и первого элемента НЕ, выход которого через пятый элемент ИЛИ соединен с входами третьего и четвертого ксжлмутаторов, выход второго элемента И соединен с входом девятого регистра и непосредственно и через четвертый ксянмутатор - с входами второй схемы сравнения, вхоя устройства соединен с входом десятого регистра и через одиннадцатый регистр - с входом одиннадцатого дешифратора, выходы которого через шестой элемент ИЛИ

соединены с входами шестого и седьмого элементов И, выходы которых соединены с входами соотв.етственно второго дешифратора и пятого элемента И, выход которого соединенс входами двенадцатого регистра, восьмого дешифратора и десятого регистра, выходы которого соединены с входами одиннадцатого регистра, восьмого дешифратора, второй схемы сравнения,

0 шестого элииента И и через второй элемент НЕ - с входом седьмого элемента И, четвертый йыход первого регистра соединен с вводом четвертого коммутатора, выход третьего коммута5тора через двенадцатый регистр соединен с выходом устройства, вь1ход четвертого регистра соединен с входами первых коммутатора и элемента ИЛИ, один ИЗ: выходов блока задания информации через второй элемент ИЛИ сое0динен с входом третьего дешифратора, выход третьего триггера через четвертый элемент И соединен с входом третьего элемента ИЛИ, выходы шес5того регистра соединены с входами второго коммутатора и десятого дешифратора, выходы которого соединены с входами шестого регистра и Третьего элемента ИЛИ и через седьмой регистр - с входом шестого дешифра0тора, выход восьмого регистра соединен с входом одиннадцатого дешифратора. I

На чертеже изображена функцио5 схема предлагаемого устройства.

Устройство содержит четвертый коммутатор 1, восьмой дешифратор 2, десятый регистр 3, третий коммутатор 4, второй регистров, вторую схе0му б сравнения, одиннадцатый дешифратор 7, восьмой 8, одиннадцатый 9 и двенадцатый 10 регистры, первый элемент НЕ 11, второй сумматор по модулю два 12,девятый регистр 13,

5 четвертый и пятый элементы ИЛИ 14 и 15, первый 16 и второй 17 дешифраторы, шестой элемент ИЛИ 18,второй элемент НЕ 19, седьмой дешифратор 20, блок 21 задания информации,

0 генератор 22, первый 23, шестой 24 и седьмой 25 элементы И, .третью па- мять 26, первый коммутатор 27, второй. 28 и пятый 29 элементы И, второй коммутатор 30, третий регистр

5 31, первые память 32 и счетчик 33, второй элемент. ИЛИ 34, первый триггер 35, блок элементов ИЛИ 36, первый элемент ИЛИ 37, четвертый дешифратор 3-8, первый регистр 39, пятый

0 регистр 40, третий дешифратор 41, вторую память 42, шестой регистр 43, третий элемент .И 44, второй триггер 45, первую схему 46 сравнения, десятый дешифратор 47, третий триггер 48, четвертый элемент И 49, шее5той 50, пятый 51 и девятый 52 дешифраторы., второй 53 и третий 54 счет .чики, четвертый 55 и седьмой 56 регистры, третий элемент ИЛИ 57. Регистр 9 является входным регистром устройства и предназначен для принятия с шин интерфейса адреса внешнего устройства, байта данных или байта состояния по управляю щим сигналам регистра 3 управления абонента. Регистр 8 управления кана лом содержит упранляюшие триггера, определяющие выходные признаки кана ла на линиях интерфейса. Условия ус тановки и сброса этих триггеров определяются дешифратором 2. Регистр 10 является выходным регис.трсм устройства, в котором через коммутатор 4выходного регистра может заносить ся или адрес внешнего устройства, или код операции, или байт данных. Регистр 5, сумматор по модулю дв 12, элемент НЕ 11 и элемент ИЛИ 15 образуют узел аппаратного формирова ния участка массива вводимых (выводимых) байтов дан:ных через интерфей связи с вноиним устройством. Регист 5-является универсальньии регистрсяи, позволяжндим формировать массивы по счетчику, выполнять различные сдвиги, формировать, восьмой разряд байта данных д) чета или начета при помощи схемы сложения по модулю два 12, формировать инфор |1ацию с прямым или инверсным кодсм на выходе перво го элемента ИЛИ при помсади инверторов 11. Схема б сравнения, коммутатор 1, регистр 13, дешифратор 7 и элемент ИЛИ 14 образуют узел контроля, кото рый контролирует правильность адресации устройства, сравнивает принимаемые байты данных с эталонными, а также контролирует правильность последовательностей управляющих сиг налов интерфейса и их временное соотношение. Узел содержит схему б сравнения информации от входного регистра 3 с эталонной, которая поступает на вход схемы 6 сравнения через коммутатор 1. При неравенстве одного из видов информации и отсутствии блокировки сравнения устанавливается соответствукадий индикатор сбоя в первом регистре. Обобщенный сигнал сбоя через элемент ИЛИ 14 поступает в схему управления. Дешифратор 7 содержит комбинационную схему, определяющую перерыв в {заботе интерфейса в определенной последовательности сигналов. Дешифратор 16 в соответствии с признаками в регистре 39 микрокоман ды формирует сбойные ситуации в последовательностях связи с внешним устройством типа Отключение от интерфейса -или Занято. Через дидифратор 2 и коммутатор 4 сбойные ситуации вводятся в выходные регистры 8 и 10. Память 26 содержит эталонные байты данных, формирование которых аппаратным путем посредством схем узла аппаратного формирования участка массива невозможно. Организация памяти позволяет считывать одновременно четыре байта данных, коммутация нужного байта на выходной регистр 10 осуществляется коммутатором 30 под управлением информации из регистра 43. Дешифратор 20 является; адресным дешифратором памяти 26. Дешифратор 50 типа алгоритма формирования участка массива определяет заданный в регистре 39 микрокоманды тип участка массива и организует программное (через память 26} или аппаратное (через регистр 5) формирование участка массива байта данных. Первоначальное чтение памяти 26 осущест лется схемами управления через элемент И 44. При сбое памяти срабатывает логика повторного чтения, состоящая из триггера 48 и элемента И 49. Адресная информация поступает из регистра 39 микрокоманд в регистр 56 и регистр 43 смещения. Последующее чтение памяти 26 ба.зовых данных (после передачи четырех., байтов ) организуется дешифраторе 47. Дешифратор 51, триггер 35 и схема 46 сравнения образуют блок условий перехода, который служит для формирования участка массива определенной длины в соответствии с заданным в микрокоманде кодом, определяет MCMvfeHT окончания формирования участка данных или всего массива данных, а также условия считывания очередной микрокоманды. Счетчик 33 символов .подсчитывает количество байтов данных, переданных во внешнее устройство или принятых из него. е I , , Схема 46 сравнения сравнивает количество переданных байтов данных с заданным количеством в микрокоманде. Триггер 45 позволяет синхронизировать работу схем формирования эталонных байтов данных с темпом поступления данных по каналу связи с внешним устройством. Постоянная память 42 тестовых микропрограмм предназначена для хранения микропрограмм тестов, используемых для контроля внешних устройств. Каждая микрокоманда содержит необходимую информацию для выполнения соответствующей стандартной команды ввода-вывода. Регистр 31 является адресным регистре текущей микрокоманды, регистр 55 - регистром возврата,который позволяет организовать зацикливание микропрограмм. Информация с выходов этих регистров через элемент ИЛИ 37 поступает на адресный регистр 40 и затем на адресный дешифра тор 41 памяти 42.

Для организации зацикливания текущей микрокоманды или группы микрокоманд (микропрограммы)предусмотрены счетчик 53 циклов микрокоманды и счетчик 54 внутренних циклов. Дешифратор 52 определяет тип зацикли- 10 вания исходя из информации в теку- щей микрокоманде, записывает число циклов в нужный счетчик и организовывает запоминание начала цикла в регистре 55 возврата. Выход из за- 15 цикливания - по нулевому содер жанию счетчика 53 или счетчика 54.

Блок 21 задания информации является пультом управления устройства, который позволяет организовать пуск устройства через элемент ИЛИ 34, управлять памятью 32 диагностических микропрограмм, крторая используется для локализации причин и места неисправности с помощью.диагнос- 25 тических микропрограмм. . .

Регистр 39 является регистром хранения считанной микрокоманды из памяти 42 или памяти 32. Информационные поля микрокоманды содержат . п код операции для внешнего устройства, код числа циклов микрокоманды или. участка микропрограмм,код конфигураций массива, эталонные байты состояния, число байтов данных для переда- . чи, адрес памяти, где хранятся тре- буийые для данной передачи байты данных и ряд других служебных при- знаков.

Дешифратор 38 управления считыванием микрокоманд и данных организу- 40 ет первончальное и последующее считывание микроксманды из памяти 42 микрокоманд, контроль правильности считывания и повторное считывание при сбре используя триггер 45. . 45

Дешифратор 17 осуществляет деширацию кода режима выполнения микрЬ- : оманды программный останов, выполнение микрокоманды с запрограммиро- -j. ванной сбойной ситуацией, выполнение икрокоманды до некоторого условия, асцикливание микрокоманды, группц икрокоманд, всего теста или отдельного примера).

Через коммутатор 27 в регистр 31 55 дреса микрокоманды заносится сфорированный адрес следующей микрокоанды..

Комбинационная схема, состоящая з элементов ИЛИ 18, И23, И 28, 60 И 24,И 25, И29 и НЕ19, организует отключение от интерфейса при возникновении условий окончания операции вводаывода или при возникновении сбоя процессе выполнения команды, ор- 45

ганизует переход к программе обра ботки сбойной ситуации или организует сбойное отключение на уровне последовательности сигналов интерфейса с целью прекращения неправильного обМена и фиксации ошибки в момент ее возникновения.

Устройство работает следующим образом. . -

Генератор 22 определяет начальный адрес тестовой программы, который через коммутатор 27 поступает в регистр 31 адреса микрокоманды. Сформированный адрес микрокоманды через элемент ИЛИ 37 поступает в ад ресный регистр 40 памяти 42 тестовы микропрограмм. Дешифратор 41 организует считывание микрокс «анды, ко. торая через элемент. ИЛИ 37 заносится в регистр 39 микрокоманд. Первоначальное считывание микрокоманды организуется с блока 21 задания информации 21 черз элемент ИЛИ 34. Пр сбое считывания памяти устанавлива.ется триггер 35 и повторное считывание организуется схемой дешифратора 38. После окончания считывания микрокоманды начинается отработка взаимодействия с внешним устройством. Через коммутатор 4 и регистр 1 на выходные шины выставляется адрес внешнего устройства, код операции с соответствующими сигналами идентификации регистра 8- управления, .которые формируются дешифратором 2 .и определяют последовательности сигналов начальной выборки, переда.чи данйых и окончания операции. В регистр 3 поступают с канала соответствующие сигналы идентификации абонента, а во входной регистр 9 информация от внешнего устройства: адрес, байты состояния или передаваемые данные. Эталонные байты состояния из регистра 39 микрокоманд подаются через коммутатор 1 на схему б сравйения, куда также поступают принятые во входной регистр 3 байты состояния от внешнего ,устройства. При их несравнении Устанавливается соответствующий триггер сбоя в регистре 13 и сигнал сбоя через элемент ИЛИ 14 поступает на схемы анализа. При нарушении последовательнрстей сигналов обмена дейи- фратор 7 вырабатывает, соответствующие сигналы сбоя, которые через элемент ИЛИ 18 поступают на элементы И 24 и И 25, где в зависимости от состояния управляющего сигнала Работа абонента (определяется элементом НЕ 19) фбрмируется последовательность отключения от интерфейса или Селективный сброс, которые напрямую или через элемент И 29 поступают на выходные регистры канала. При некоторых типах ошибок через элементы И 23 и И 28 выдается последовательность на уточнение состояния.. Дешифратор 16 в соответствии с признаками.в регистре 39 формирует сбойные ситуации в последовательностях связи интерфейса типа Отключение от интерфейса или Занято. Параллельно с последовательностью начальной выборки организуется формирование эталонных байтов данных. Код конфигурации участка дан:ных поступает на дешифра тор 50, схему 46 сравнения, адресный регистр 7 и регистр 43 смещения Код конфигурации участка данны.х содержит признак аппаратного или проrpaNJMHoro формирования участка данных, начальный адрес участка (при программном формировании данных) или код типа алгоритма формирования данных (при аппаратном формировании данных, количество символов.в учас ке. Если формируемые дангалепредста ляют собой однородшлй масдив, форми рование которого происходит по одно му алгоритму, то данная команда вво да-вывода выполняется одной микрокомандой, в которой имеется необходимая, информация для формирования всего массива данных. Если же формируемый массивсостоит из участков данных, формирование которых происходит по различным алгоритмам, то ксманда ввода-вывода выполняется с псмощью нескольких микрокоманд, необходимых для формирования соответствующих jr acTKOB данных. Считывание в этсм случае очередной микроко манды из памяти 42 происходит по окончании ввседа-вывода заданного в текущей мйкрсжсяланде количества сим волов учасгка данных и содержимого счетчика 33 на схеме 46 сравнения. При этом дешифратор 51 формирует сигнал окончания формирования участ ка массива, сбрасыва.ется триггер 45 по котррсму организуется считывание очередной микрокоманды. Но так как формирование всего массива не закон чено, то при этсм разрешается .занесение в регистр 39 только кода конфигурации участка данных. Информаци в микрокоманяе не связанная с формировани массива (участка данных) в регистре 39 остается неизменной после занесения первой микрокоманды до полной отработки комавды вводавывода , При программном формировании участка массива данных организуется чтение памяти 26 базовых данных через элемент И 44 - первоначгшьное или через триггер 48 и элемент И 49 повторное, при сбое. Через элемент ИЛИ 57 с.и.гнал чтения поступает на дешифратор 20 и после чтения памяти 26 на выходе кс 1мутатора 30 находится требуемый байт данных, который- через коммутатор 4 поступает на выход устройства при операции вывода данных или черегз кетимутатор 1 на схему 6 сравнения при операции ввода данных. После передачи (приемау четырех байт данных дешифратор 47 организует последунжцее считывание данных из памяти 26. При аппаратное формировании участка данных в универсальном регистре 5 согласно заданному алгоритму формируется эталонный байт данных. При необходимости он .дополня- . ется контрольным разрядом до чета или нечета схемой сложения по модулю два 12 или инвертируется элементом НЕ 11 и поступает на ко№ утатор 4 выходного регистра 10 или коммутатор 1 схемы 6 сравнения. Для обеспечения воэможнсюти зацикливания одной микрокоманды или участка Микропрограммы используется дешифратор 52. Из регистра 39 в счетчик 53 или 54 заносится Число циклов микрокоманды или число зацикливания участка микрокоманд соответственно в зависимости от признаков зацикливания, которые обрабатываются детиифратором 52. Регистр 55 предназначен для запоминания адреса начала цикла. Выход из зацикливания по нулевому состоянию счетчика 53 или 54 осуществляется дешифратором 17, который определяет режим выполнения микроксотанды. Микропрограмма проверки строится таким образом, что отлаженное внешнее устройство отрабатывает все ре жимы без сбоев. Если, же возникает незапрограммированная сбойная ситуация, то организуется прерывание от- . работки основной микропрограммы с выходом на микропрограмму обработки сбойной ситуации. Для локализации места сбоя можно также использовать оперативную память 32 диагностических микропрограмм, куда с помощью блока 21 задания информации вводятся специальные диагностические микрокоманды. Таким образом, предлагаемое устройство позволяет повысить надежность функционирования за счет аппаратной реализации функций формирования массивов эталонной информации сложной конфигурации.