Устройство фазирования бинарного сигнала Советский патент 1984 года по МПК H04L7/02 

2. Устройство по п.1,о т л и чающееся тем, что фазовый дискриминатор состоит из последова- тельно соединенных цифрового интегратора со сбросом, блока ключей и блока определения абсолютного значения рассогласования, управляющий вход высокочастотного сигнала которого объединен с соответствующим входом цифрового интегратора со сбросом, сигнальный вход которого является сигнальным входом фазового дискриминатора, управляющий вход блока ключей объединен с установочным входом цифрового интегратора со сбросом через элемент задержки и является управляющим входом тактовог сигнала,.а выход блока определения абсолютного значения рассогласования явля, ется выходом фазового дискриминатора.

3. Устройство по п.2, отличающееся тем, что блок определения абсолютного значения рассогласования состоит из последовательно соединеннЕлх реверсивного счетчика, дешифратора и ключа, выход которого соединен со счетным входом реверсивного счетчика и является выходом блока определения абсолютного значения рассогласования, вход ключа является управляющим входом высокочастотного, сигнала, причем выходал последнего разряда реверсивного счетчика подключены к соответствующим управляющим входам реверсивного счетчика, установочные входы разрядов которого являются входами блока определения абсолютного значения рассогласования.

1.УСТРОЙСТВО ФАЗИРОВАНИЯ. БИНАРНОГО СИГНАЛА, содержащее последовательно соединенные опорный генератор, блок управления, к дву Другим входам которого подключены выходы реверсивного счетчика, делитель :Частоты и фазовый дискриминатор , причем к управляющему входу исключения реверсивного счетчика подключен инверсный выход последнего разряда делителя частоты, отличающееся тем, что, с целью повышения помехоустойчивости устройства, прямой выход последнего разряда делителя частоты подключен к управляющему входу добавления реверсивного счетчика, к счетному входу которого подключен выход фазового дискриминатора, к управляющему входу высокочастотного сигнала которого подключен выход высокочастотного сигнала опорного генератора.

Изобрете ние относится к технике связи и может быть использовало для тактовой синхронизации систем передачи цифровой информации.

Известно устройство, содержащее последовательно соединенные генератор, блок управления, делитель частоты, фазовый дискриминатор.и счетчик усреднения, выходы которог соединены с другими входами блока управления, .при этом второй вход фазового дискриминатора соединен с ВХОДНОЙ шиной, а дополнительный вход подключен к выходу генератора l .

Недостатком устройстваявляется низкая помехоустойчивостьи значительное время вхожденияв синхронизм при малых отношенияхсигнал/ помеха.

Наиболее близким техническим решением к предлагаемому является устройство фазирования бинарного сигнала, содержащее последовательно соединенные опорный генератор, блок управления, к двум другим входам которого подключены выходы реверсив ного счетчика, делитель частоты и фазовый дискриминатор, причем к управляющему входу исключения реверсивного счетчика подключе.н инверсный выход последнего разряда делителя частоты, выход опорного генератора подключен к управляющему входу добавления,а сигнальный вход фазового дискриминатора объединен с соответствующим его входом через блок выделения символов 2 .

Однако данное устройство не отличается высокой помехоустойчивостыо.

Цель изобретения - повышение помехоустойчивости устройства.

С этой целью в устройстве фазирования бинарного сигнала, содержащем последовательно соединенные опорный генератор, блок управления к двум другим входам которого подключены выхЬды реверсивного счетчика, делитель частоты и фазовый дискриминатор, причем к управляющему входу исключения реверсивного счетчика лодключен инверсный выход последнего разряда делителя частоты, прямой выход последнего разряда делителя частоты подключен к управляквдему входу добавления реверсивного счетчика, к счетному входу которого подключен выход фазового дискриминатора, к управляющму входу высокочастотного сигнала которого подключен выход высокочастотного сигнала опорного генератора .

При этом фазовый дискриминатор стоит из последовательно соединенн цифрового интегратора со сбросом, блока ключей и блока определения абсолютного значения рассогласования, управляющий вход высокочастотного сигнала которого объединен с соответствующим входом цифрового интегратора со сбросом, сигнальный вход которого является сигнальным входом фазового дискриминатора, управляющий вход блока ключей Объединен с установочным входом цифрового интегратора со сбросом через элемент задержки и является управляющим входом тактового сигнал а выход блока определения абсолютного значения рассогласования является выходом фазового дискримина тора. Кроме того, блок определения абсолютного значения рассогласо- вания состоит из последовательно соединенных реверсивного счетчика, дешифратора и ключа, выход которог соединен со счетным входом реверси ного счетчика и является.выходом блока определения абсолютного значения рассогласования, вход ключа является управляющим- входом высокочастотного сигнала, причем выход последнего разряда реверсивного сч чика подключены к соответствующим . управляктшм входам реверсивного сч чика, установочные входы разрядов которого являются входами блока определения абсолютного значения рассогласования. На фиг.1 представлена структурная электрическая схема устройства Фазирования бинарного сигнала; на фиг.2 - временные диаграммы, поясняющие работу устройства. Устройство содержит опорный генвратор 1, фазовый дискриминатор 2, реверсивный счетчик 3, блок 4 управления, делитель 5 частоты, причем фазовый дискриминатор 2 сод жит цифровой интегратор б со сброс состоящий из инвертора 7 и реверсивного счетчика 8, блока 9 ключей, элемента 10 задержки и блока 11 определения абсолютного значения рассогласования, состоящего из реверсивного счетчика 12, дешиф ратора 13 и ключа 14. I Процесс формирования дискримина ционной характеристики иллюстрируется временными диаграммами, представленными на фиг.2 для случаев, когда входной и опорный сигналы синфазны (1), входной сигнал по. фазе отстает от опорного (tl) , вход ной сигнал по фазе опережает опорный (ВО . Устройство фазирования бинарног сигнала работает следующим образомВходная квантованная смесь сигн ла и шума в виде бинарного сигнала (фиг2а) поступает на управляющие входы реверсивного счетчика 8 и не посредственно иа вход добавления и через инвертор 7 на вход исключени (либо наоборот). Реверсивный счетчик 8 с инвертором 7 производят цифровое интегрирование полупосылок входного сигнала. На его сче ный вход с этой Целью подается последовательность высокочастотных импульсов частоты заполнения с выхода опорного генератора 1. Интервал интегрирования элементов входного сигнала згщается опорным сигналом частоты 2fo , где fj, - тактовая частота входного сигнала, осуществляя импульсами, следующими с частотой fo (фиг.28), запись состояния реверсивного счетчика 8 через блок ключей 9 и блок 11 определения абсолютного значения рассогласования. Установка реверсивного счетчика 8 в нулевое состояние производится такими же-импульсами (фит.25), задержанными элементом 10 задержки на время, о,беспечивающее надежную запись кода.реверсивного счетчика 8 в блок 11 определения абсолютного значения рассогласования, которыйработает следующим образом. Если число, накопленное в цифровом интеграторе 6 на длительности полупосылки, отрицательное, знаковый триггер ревеЕ сивного счетчика 12 находится в единичном состоянии, при этом на управляющий .вход добавления с прямогр выхода знакового триггера подается разрешение..При положительном накопленном числе знаковый триггер находится в нулевом состоянии, и разрешение подается на вход иск.лючения. Нулевое состояние реверсивного счетчика 12 определяется дешифратором 13, который запрещает прохождение счетных высокочастотных импульсов на вход реверсирного счетчика 12 при нулевом коде и разрешает прохождение их при любом другом состоянии посредством ключа 14. Таким образом, на вход реверсивного счетчика 12 блока 11 определения абсолютного значения рассогласования поступает после записи .кода в его разряды число импульсов, равное абсолютному значению числа, соответствукндего занесенному коду, после чего вход реверсивного счетчика 12 закрывается и остается в закрытом состоянии до очередной записи через интервал времени, равный длительности полупосылки. Поскольку вход реверсивного счетчика 12 соединен с входом реверсив.-г ного счетчика 3, то на счетный вход последнего также поступает число импульсов, равное модулю числа, записанного в реверсивный счетчик 12 и соответствующего интервалу напряжения входного сигнала на длительности полупосылки. Разность интегралов вычисляется с помощью реверсивного счетчика 3, осуществляющего также усреднение результата. На управляющие входы реверсивного счетчика 3 подается меандровый сигнал тактовой частоты с прямого и ий