Устройство для отладки тестов Советский патент 1984 года по МПК G06F11/26 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре вычислительных систем для отладки тестов контроля цифровых узлов, По основному авт. св. № 860076 известно устройство для отладки тестов, содержащее блок памяти, группа выходов которого соединена с группой входов регистра, первая группа выходов которого соединена с группой вхо дов первого коммутатора, первый и второй адаптеры, дешифратор и второй коммутатор, группа выходов которого соединена с группой входов первого адаптера, группа входов которого является группой выходов устройства первая группа входов второго коммутатора соединена с группой выходов первого коммутатора, вторая группа входов - через второй адаптер с группой выходов контролируемого узла, третья группа входов - через последовательно включенные блок выходных дефектов и дешифратор с второй группой вьпсодов регистра р Недостатком известного устройства является ограниченное качество имитации дефектов в случаях, когда вид дефекта должен зависеть от пара метров рабочего сигнала. В известном устройстве по имитации неисправносте производится на выходных контактах адаптера контролируемого узла. На выбранный контакт адаптера подается запланированный дефект из числа имеющихся в наборе блока выходньш дефектов. Вид дефекта, которьй возможно сымитировать (обрыв, короткое замыкание, дребезг, неполный уровень сигнал заданной длительности) не зависит от параметров рабочего сигнала, т.е. от его формы, длительности, полярности, фазы. Поэтому в устройстве отсутствует возможность имитации таких неисправностей, когда нужно сымитировать, например, сигнал, инверсный рабочему сигналу, или представляющий дробную часть от полного по длительности рабочего сигнала, или совпадающий по длительности и по фазе с рабочим, но отличающийся от него по амплитуде, или сдвинутый по фазе относительно рабочего сигнала. Кроме того, ряд неисправностей элементов внутри контролируемого-.узла не может быть сымитирован в связи с отсутствием непосредственного выхода элемента на разъем узла, что приводит к существенному увеличению времени на отладку тестов. В то же время, если испытуемый элемент оказывает косвенное влияние на рабочий сигнал, имеющий выход на контакт разъема, то посредством искажения соответствующим образом рабочего сигнала можно имитировать неисправности элемента, недоступного со стороны разъема, и тем самым существенно расширить и углубить пол- ноту имитации дефектов в контролируемом узле и сократить время отладки тестов. Целью изобретения является сокращение времени отладки тестов при одновременном увеличении качества имитации дефектов в процессе комплексной отладки тестов. Поставленная цель достигается тем, что в устройство для отладки тестов введены третий коммутатор, первый, второй,третий и четвертый ключи, элемент ИЛИ и блок искажения параметров рабочего сигнала, который соЬержит инвертор, элемент задержки, одновибратор и резисторный делитель, причем группа выходов первого коммутатора соединена с соответствующими входами первой группы входов третьего коммутатора, группа выходов второго адаптера соединена с соответствующими входами второй группы входов третьего коммутатора, выход которого соединен с входами инвертора, элемента задержки, одновибратора и резисTojJHoro делителя, выходы которых соединены с информационными входами первого, второго, третьего и четвертого ключей, первый, второй, третий, и четвертый выходы дешифратора соединены соответственно с вторыми входами первого, второго, третьего и четвертого ключей, выходы которых соединены соответственно с первыми, вто- , рыми, третьими, и четвертьми входами элемента ИЛИ, выход блока выходных дефектов соединен с пятьм входом элемента ИЛИ, выход которого соединен с третьей группой входов второго коммутатора. Физическая сущность предложенного устройства заключается в использовании рабочего сигнала контролируемого узла при формировании на схемах инвертора, линии задержки, одновибратора и резнеторного делителя дефектных сигналов, зависящих от вида рабочего сигнала, и их коммутация на вход вычислительной системы взамен рабочего сигнала, что обеспечивает более полную и качественную имитацию дефектов в процессе отладки тестов и, как следствие, сокращение суммарного времени использования вычислительной системы под комплексную отладку тестов. На чертеже приведена блок-схема устройства. К штатному разъему вычислительной Iсхемы 1 подключены через первый адап тер 2 выходы устройства 3 для отладки тестов, являющиеся выходами вто;рогЬ коммутатора 4, включающего уп;равляемые кдналы 5. Управляющий вход каждого канала 5 является первьо4 входом коммутатора 4 и соединен с соответствующим выходом первого коммутатора 6, предназначенного для коммутации на входы вычислительной системы 1 рабочих либо дефектных сигналов. Второй вход каадого канала 5 является вторыми входами коммутато ра 4 и соединен через адаптер 7 с выходами контролируемого узла 8. Бло выходных дефектов 9, позволяющий имитировать типовые дефекты на выходах контролируемого узла 8 (обрыв, короткое замыкание, дребезг, неполный уровень, сигнал заданной длитель ности) , конструктивно содержит в своем составе: инверторы, предназначенные для выработки сигналов логической единицы и логического нуля имитирующие дефекты типа обрыв или короткое замыкание, генератор импуль сов для имитации дребезга, делители напряжения для имитации неполного уровня, формирователи импульсов различной длительности для имитации ,; сбоев заданной длительности. Блок 9 выходных дефектов, своими входами соединен с выходами дешифратора 10, предназначенного для расшифровки код типового дефекта, записанного в регистре 11, первые выходы которого соединены с входами первого коммутатора 6, вторые выходы - с входами дешифратора 10, а входы - с выходами блока 12 памяти, хранящего специальные наборы кодов для отладки тестов при контроле узла 8 с помощью вычислительной системы 1. Выход блока 9 выходных дефектов соединен с одним из входов элемента ШШ 13, на другие входы которой подключены выходы ключей 14 совпадения, первый вход которых соединен с соответствующими выходами дешифратора 10, второй вход с выходами блока 15 искажения параметров рабочего сигнала, предназначенного для инвертирования рабочего сигнала на инверторе 16 или для изменения фазы рабочего сигнала на линии 17 задержки или для формирования дробной по длительности части рабочего сигнала на одновибраторе 18 или для формирования неполной амплитуды рабочего сигнала на резисторном делителе 19. Выход злемента ИЛИ 13 соединен с третьими входами управляемых каналов 5, являкнцимися третьими входами второго коммутатора 4, первые входы которого соединены с первыми входами третьего коммутатора 20, являющимися управляемыми входами входящих в состав коммутатора 20 управляемых каналов 21, вторые входы третьего коммутатора 20 являются вторыми входами каналов 21 и соединены с соответствующими выходами адаптера 7, а объединенные между собой выходы каналов 21 являются выходом третьего коммутатора 20, который подключен к входу блока 15 искажения параметров рабочего сигнала. « Устройство работает следующим образом. В штатный разъем вьмислительной системы 1 взамен контролируемого узла 8 подключается адаптером 2 многоканальное устройство 3 отладки тестов, к второму адаптеру 7 которого подключается контролируемый узел 8. Блок 12 памяти вьщает на регистр 11 первый тестовьй набор, задающий характер первого дефекта: позиционный номер канала, в котором имитируется дефект, и вид коммутируемого дефекта. Позиционный номер канала задается состоянием логическая единица в одном из первых разрядов регистра 11, связанных с первым коммутатором 6, а вид дефекта задается кодом из вторых разрядов регистра 11, связанных с дешифратором 10. Установленный на регистре 11 позиционный .код воздействует на первый коммутатор 6, который управляет каналами 5 коммутатора 4 и каналами 21 коммутатора 20 таким образом, что соответствующие нулевому значению первых разрядов регистра 11 каS1налы 5 пропускают в вычислительную систему 1 рабочие сигналы от контактов контролируемого узла 8, а соответствующий единичному значению одного из первых разрядов регистра 11 канал 5 блокирует прохождение рабочего сигнала от соответстбующего контакта контролируемого узла 8 на вычислительную систему 1 и пропускает дефектный сигнал либо от блока 9 выходных дефектов, либо от блока 15 искажения параметров рабочего сигнала в зависимости от состояния дешифратора 10. Код с вторых разрядов регистра 11 поступает на дешифратор 105 где дешифрируется и в виде, управляющего сигнала с одного из своих выходов задает один из имеющихся в наборе видов дефекта либо из блока 9 выходных дефектов, либо через ключи 14 из блока 15 искажения параметров рабочего сигнала} на вход которо го рабочий сигнал поступает через ка нал 21, соответствующий единичному значению одного из первых разрядов регистра 11, Рабочий сигнал, пройдя в блоке 15 искажения параметров рабо чего сигнала через инвертор 16, линию 17 задержки, одновибратор 18 и резисторньй делитель 19, поступает в искаженном (инвертированный сдвинутый по фазе, дробный по длительности, неполный по амплитуде) на вторые входы ключей 14, на первые входы которых приходит управляющий , сигнал от дешифратора 10, Выбранный дефектный сигнал через элемент ИЛИ 13 и канал 5, соответствующий имитируемому дефекту, поступает на вход вычислительной системе 1 взамен блокированнрго рабочего сигнала. После выполнения подготовки к контролю вычислительная система 1 решает тест на обнаружение дефекта в проверяемом узле 8 при наличии введенного дефектао Если вычислительная система 1 при прохождении теста самоконтроля обнаруживает заданный дефект, то блок 12 памяти выдает следующий тес4товый набор, задающий характер второго дефекта и т.д. Если вычислительная система 1 при прохождении теста самоконтроля не обнаруживает заданный дефект, то корректируется сам тест самоконтроля. Затем устройство 3 повторяет приведенную процеДУРУ для всех последующих тестовых наборов проверяемого узла 8. После завершения всех проверок -с данным узлом 8 устройство 3 подключается взамен следующего контролируемого узла и повторяет указанную процедуру для всех контролируемых узлов 8 вычислительной системы 1. Таким образом вновь введенные блоки и их связи позволяют осуществлять комплексную отладку тестов самоконтроля вычислительной системы при автоматической дистанционной имитации дефектов, вызывающих искажение параметров рабочего сигнала следующего вида: инверсия, изменение фазы, дробление длительности, неполная амплитуда Применение предложенного устройства позволяет углубить и расширить полноту имитации различных дефектов контролируемого узла, включая ряд неисправностей элементов внутри узла, недоступных со стороны разъема контролируемого узла. Имитация подобных дефектов ра-, нее была невозможна ввиду отсутствия связи элементов .искажения (инвертора, линии задержки, одновибратора, резисторного делителя), используемых в блоке искажения параметров рабочего сигнала,, с выходом рабочего сигнала контролируемого узла. Благодаря введению новых блоков и их связей с известными блоками существенно сокращается суммарное время использования вы ислительной системы под комплексную отл;1дку тестов при одновременном увеличении качества имитации, что значительно повышает достоверность тестов самоконтроля при обнаружении реальных дефектов в аппаратуре.

УСТРОЙСТВО ДЛЯ ОТЛАДШ ТЕСТОВ по авт. св. № 860076, о тличающееся тем, что, с целью сокращения времени отладки тестов, в устройство введены третий коммутатор, первый, второй, третий и четвертый ключи, элемент ИЛИ и блок искажения параметров рабочего сигнала, который содержит инвертор, элемент задержки, одновибратор и резнсторный делитель, причем группа выходов первого коммутатора соединена с соответствующими входами первой группы входов третьего коммутатора, группа выходов второго адаптера соединена с соответствующими входами второй группы входов третьего коммутатора, выход которого соединен с входами инвертора, элемента задержки, одновибратора и резисторного делителя, выходы которых соединены с информационными входами первого, „ второго, третьего и четвертого ключей, первый, второй, третий и четвертый выходы дешифратора соединены соответственно с вторыми входами первого, второго, третьего и четвертого ключей, выходы которых соединены соответственно с первьми, вторыми, S третьими и четвертыми входами элемента ИЛИ, выход блока выходных дефектов соединен с пятым входом элемента ИЛИ, выход которого соединен с третьей группой входов второго коммутатора. 00 4: 00 о 4