Устройство для контроля последовательности сигналов Советский патент 1984 года по МПК G06F11/08 

110 Изобретеяие относится к вь числительной технике и может быть использовано в автоматизировар{ных системах, созданных на базе ЭВМ. Известно устройство, состоящее из блока формирования временной задержки блока формирования запрета,ЗК -триг.гера, элементов И-НЕ, ИЛН-НЕ, диодов, резисторов, конденсаторов. В этом устройстве тестовые программы выполняются ЭВМ на самом высоком приоритете сразу же за временной меткой. После тестовой программы решаются целевые задачи систе гы до появления следующей метки. Сигнал об удовлетв рительном прохождении теста сравнив ется с предварительно задержанным сигналом временной метки lj . Недостатком устройства являются ограниченные функциональные возможности, обусловленные невозможностью принятия и обработки системой срочны сигналов, поступающих извне во время выполнения тестовых программ, имеющих самый высокий приоритет и жестк привязанных к временным меткам (отсутствие гибкости при работе системы в реальном масштабе времени), необходимостью точного расчета временной задержки временной метки, и как след ствие, сложностью ее .схемной реализа ции, необходимостью изменения схемы устройства при изменении длительност тестовых программ, Наиболее близким к изобретению по технической сущности и достигаемому результату является устройство для контроля, содержащее два тригге ра, элемент НЕ. четыре элемента И, элемент Р-ШИ , Однако недостаточно высокая надежность устройства связана с тем, что оно не показывает на наличие ошибки в системе, при наличии более одного импульса ответа (сигнала удовлетворительного прохождения программы) между двумя соседними временными метками, при наличии постоянного ответа и при наличии одного .импульса ответа, перекрьшаюпего одну из соседних временных меток Целью изобретения является повышение достоверности контроля. Поставленная цель достигается те что в устройство для контроля после довательности сигнапов, содержащее ;первьт элемент НЕ, первый, второй. 50 третий и четвертый элементы И, первый элемент ИЛИ, первый и второй триггеры, причем информационный вход устройства соединен с первым входом первого элемента И, выход которого соединен с первьгм входом первого элемента ИЛИ, вькод которого соединен с едничным входом первого триггера, выход первого элемента НЕ соединен с вторым входом первого элемента И и с первьЕми входами второго и третьего элементов И, выходы которых соединены соответственно с единичньгм и нулевым входами второго триггера, установочный вход .устройства соединен с входом первого элемента НЕ, с первым входом четвертого элемента И и с нулевым входом первого триггера, единичный и ну.левой выходы которогосоединены соответственно с вторыми входами второго и третьего элементов И, нулевой выход второго триггера соединен с вторым входом четвертого элемента И, второй и третий входы первого элемента ИЛИ являются соответственно сбросовым и запрещающим входами устройства.,, введены второй элемент НЕ, второй элемент ИЛИ и пятый элемент И, причем информационньй вход устройства соединен с первым входом пятого элемента И и через второй элемент НЕ с третьими входами второго и третьего элементов И, единичные выходы первого и второго триггеров соединены соответственно с вторым и третьим входами пятого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход четвертого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого является выходом устройства. На чертеже представлена схема устройства. Устройство содержит элементы НЕ 3 и 2, элементы И 3 - 7, элементы ИЛИ 8 и 9, триггеры 10 и 11, установочный 12, контролируемый 13, сбросовый 14 и запрещающий 15 входы и выход 16 устройства. Устройство работает следующим образом, На вход 12 поступает временная метка и устанавливает триггер 10 в состояние О. После окончания временной метки и при отсутствии сигнала ответа на входе 13 содержимое триггера 10 переписывается в тригrep 11 через элементы И 4 и 5, устанавливая последний также в состояние О.

Устройство фиксирует появление сигнала (импульса обязательно одного) на входе 13 между двумя соседними метками, что является результатом правильного прохождения контролируемых сигналов. Если этот импульс пришел в интервале между метками, он устанавливает триггер 10 в состояние 1 по цепи: вход 13, элемент И 3, элемент ИЛИ 8, вход триггера 11 Во время действия сигнала по входу 13 состояние триггера 10 не меняется После окончания импульса по входу 13 содержимое триггера 10, равное единице, переписывается в триггер 11, устанавливая последний тоже в состояние 1,

Приход следующей временной метки на вход элемента И 6 не вызывает появления сигнала ошибки на его выходе, так как по второму входу поступает сигнал, равный нулю, с инверсного плеча триггера 11,

Если контролирурмый импульс не пришел на , то триггеры 10 и 11 остаются в состоянии О до прихода следующей метки. Приход метки фиксирует состояние триггера 11 до следующего интервала, На выходе элемента И 6, а следовательно, через элемент ИЛИ 9 и на выходе 16 формируется сигнал ошибки.

Устройство не выдает сигнала ошибки только в том случае, если между любыми соседними временными метками появляется только один импульс на входе 13,

Таким образом появление сигнала ошибки может быть сведено к четырем основным ситуациям: отсутствию контролируемого импульса между метками, наличию более одного импульса ответа между метками, наличию постоянного ответа и наличию одного импульса ответа, перекрывающего одну из соседних временных меток.

Рассмотрим формирование сигнала ошибки для всех перечисленных ситуаций.

Формирование сигнала ошибки, когда между временными метками не приходит контролируемый сигнал по входу 13, рассмотрено вьппе.

Рассмотрим случай, когда пришли два импульса ответа. Первая временная метка установит триггер 10 в состояние О. После окончания метки и в отсутствии сигнала ответа содержимое триггера 10, равное нулю, через элементы И 4 и 5 заносится в триггер 11, устанавливая последний в состояние О,

Первый контролируемый импульс устанавливает триггер 10 в состоO яние 1 по цепи: вход 13, элемент ИЗ, элемент ИЛИ 8, вход триггера 10, На время действия импульса ответа перепись из триггера 10 в триггер 11 блокируется подачей инверсии импуль5 са ответа, снимаемого с выхода элемента НЕ 2, на входы элементов И 4 .и 5. После окончания первого импуль са ответа содержимое триггера 10, равное единице, переписьтается в

Q триггер 11, устанавливая последний тоже в состояние 1. При поступлении второго контролируемого импульса сигнал ошибки формируется на выходе элемент И 7 из трех входных сигналов:

5 триггеры 10 и 11 установлены в состояние 1 и есть контролируемый сигнал по входу 13. Сигнал ошибки с выхода элемента И 7 поступает через элемент ИЛИ 9 на выход 16.

Q Пусть на входе 13 действует постоянно контролируемый сигнал. В этом случае, в момент действия временной метки триггер 10 устанавливается сначала в нулевое положение (сигнал на выходе элемента И 3 равен нулю), а затем после окончания метки времени по входу 12 триггер 10 устанавливается в единичное состояние через элемент И 3 и элемент

0 «™ «

Передача содержимого из триггера 0 в триггер 11 закрыта постоянным ответом. Предположим, что триггер 11 находится в состоянии О. Тогда сиг нал ошибки появится ffa выходе элемента И 6 по приходу временной метки. Предположим, что триггер 11 находится в состоянии 1, тогда после окончания временной метки триггер

0 10 из нулевого состояния установится Ъ состояние 1. Сигнал ошибки формируется на выходе элемента И 7 после установки триггера 10 в состояние 1, так как два других сигнала

5 (выходной сигнал триггера 11 равен 1 и сигнал по входу 13) уже есть,

Одиночный контролируемый импульс ответа перекрывает вторую временн то метку, т.е. контролируемый импульс по входу 13 не успевает закончиться до прихода второй метки. Пусть первая временная метка из каких-либо двух соседних меток нахо дится слева на временной оси, втора метка находится соответственно справа. Первая метка устанавливает триггер 10 в состояние О. После окончания метки устанавливается в состо яние О триггер 11. При поступлении контролируемого импульса тригге 10 устанавливается в состояние 1. Триггер 11 сможет воспринять содержимое триггера 10 только после окон чания действия импульса по входу 13 А так как контролируемый импульс до прихода второй метки не кончается, то триггер 11 находится в состоянии О и пришедшая временная метка сформирует на элементе И 6 сигнал ошибки. Ситуация, когда контролируемый импульс по входу 13 перекрывает первую метку времени по входу 12, как и возможные другие, представляет собой совокупность рассмотренных ситуаций Для исключения появления сигнала ошибки при начальном пуске вход 14 через элемент ИЛИ 8 соединен с вторым входом триггера 10. Появление сигнала на входе 14 (при пуске) устанавливает триггер 10 в состояние 1, а в отсутствии метки и контролируемого сигнала устанавливается в состояние 1 также триггер 11, что равносильно приходу одиночного импульса ответа. Сигнала ошибки нет, так как хотя триггеры 10 и 11 находятся в состоянии 1, элемент И 7 закрыт отсутствием ответа. Для исключения появления сигнала непрохождения тестов при программных остановах или для возможности отключения устройства для контроля используется вход 15 запрета. Работа устройства при появлении сигнала на входе 15 аналогична работе устройств а при появлении сигнала на входе 14. Предлагаемое устройство позволяет осуществлять контроль правильности функционирования системы и является перспективным для создания надежных и контролируемых систем. Устройство позволяет обнаруживать неисправность в системе даже при неисправном процессоре. Устройство достоверно работает в сбойных ситуациях: при наличии более одного контролируемого импульса, при наличии постоянного контролируемого сигнала, при наличии одного контролируемого импульса, перекрывающего одну из соседних временных меток. Схема устройства не меняется при изменении длительности тестовых программ.

12

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛЕДОВАТЕЛЬНОСТИ СИГНАЛОВ, содержащее первый элемент НЕ, первый, второй, третий и четвертый элемейты И, первый элемент ИЛИ, первый и второй триггеры, причем информационный вход устройства соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с единичньач входом первого триггера, выход первого элемента НЕ соединен с вторым входом первого элемента И и с первыми входами второго и третьего элементов И, вькоды которых соединены соответственно с единичным и нулевым входами второго триггера, установочный вход устройства соединен с входом первого элемента НЕ, с первым входом четвертого элемента И и с нулевым входом первого триггера, единичный и нулевой выходы которого соединены соответственно с вторыми входами второго и третьего элементов И, нулевой выход второго триггера соединен с вторьм входом четвертого элемента И, второй и третий входы первого элемента ИЛИ являются соответственно сбросовым и запрещающим входами устройства, отличающееся тем, что, с целью повышения достоверности контроля, в него введены второй элемент НЕ, второй элемент ИЛИ и пятый элемент И, причем информационный вход устройства сое(Л динен с первым входом пятого элемента И и через второй элемент НЕ - с третьими входами второго и третьего элементов И, единичные выходы первого и второго триггеров соединены соответственно , с . и третьим входами пятого элемента И, выход котоl oro соединен с первым входом второго элемента ИЛИ, выход четвертого элемента И соединен с вторым входом а а второго элемента ИЛИ выход которого является выходом устройства. СП