Устройство управления обращением к памяти Советский патент 1984 года по МПК G06F13/00 

1 Изобретение относится к вычислительной технике и может быть использовано в различных устройствах управления, например, для микрокалькуляторов и микропроцессоров. Известны устройства управления памятью, содержащие несколько блоков памяти с общим блоком синхронизации и с общими шинами адреса и данных. Каждый из блоков микропрограмм содер жит постоянное запоминающее устройст во (ПЗУ), регистр адреса, регистр данных и схему возбуждения 1 3 и 2 Недостатком этих устройств являет ся сложность,обусловленная большим количеством оборудования. Наиболее близким к предлагаемому по технической сущности является устройство, содержащее п-блоков

постоянного запоминающего устройства, 20 гового регистра. г -регистров адреса, п-регистров дан ных, блок синхронизации, счетчик тактов и схемы возбуждения.причем адресные входы каждого блока постоян ного запоминающего устройства соединены соответственно с информацкон- ными выходами соответствующего ре.гистра адреса, выходы каждого блока постоянного запоминающего устройства :Соединены соответственно с информационными входами соответствующего ре гистра данных, выходы блока синхронизации подключены соответственно ко входам синхронизации регистров адреса, регистров данных, счетчика тактов и схемы возбуждения З . Недостатком данного устройства является наличие в нем таких сложных узлов как счетчика тактов и схемы возбуждения. Цель изобретения - упрощение устройства . Поставленная цель достигается тем, что в устройство управления обращением к памяти, содержащее п блоков постоянной памяти,п сдвиговых регистров и блок синхронизации, адресные входы каждого i -го ( i 1,2,...,п) блока постоянной памяти соединены соответственно с информационными выходами i-ro сдвигового регистра, введены три элемента И .и элемент ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации,, второй выход которого соединен с первьм входом второго элемента И и с информационным входом каждого сдви 02 гового регистра, выход третьего элемента И соединен с информационным входом каждого сдвигового регистра, третий выход блока синхрониэащги соединен с первым входом третьего элемента И и с первым входом элемента ИЛИ второй вход которого соединен с четвертым выходом блока синхронизации и со вторым входом второго элемента И., выход которого соединен с информационным выходом угтройства, второй вход третьего элемента И соединен с информахщонным входом устройства, выход первого элемента И соединен со входом синхронг- зации каждого сдвигового регистра, выходы каждого 1-го блока постоянной памяти соединены соответственно с информационными входами ка;кдого i-ro сдвиКроме того, блок cинxpo: изaции содержит первый и второй сд.виговые регистры, причем вход сд,ви:га и выход старшего разряда первого сдвигового регистра соединены со входом сдвига второго сдвигового регистра, выход младшего разряда первого сдвигового регистра соединен с первым выходом блока cинxpoнизaIl; iи, второй, третий и четвертый выходы блока синхронизагя-1и соедине 1ы соответственно с первым, вторым и третьим информалдионными выходами второго сдвигового регистра. На фиг. 1 представлена Функциональная схема устройства; иа фиг. 2 временные диаграммы работы устройства; на фиг. 3 - пример конкретной технической реализации сдвиговых регистров, входящих в состав устройства; на фиг. 4 - временные 1(яагра1 мы фазового управления работой сдвиговых регистров. Устройство управления оСращением к памяти содержит (см. фиг, 1) блоки 1памяти постоянного запом л-шющего устройства, сдвиговые регистры 2, вход 3 cHHxpoHHjiaiiHH сдвигсвого регистра, информационный вход 4 сдвигового регистра,первый элемент И 5, элемент ИЛИ 6, третий 7 и второй 8 элементы И, блок 9 синхронизацрги, первый 10 и второй 11 сдвиговые регистры блока синхронизации, информационные вход 12 и выход 13 устройства,, Каждый из сдвиговьЕх регистров 2сожержит два инвертора 14 и 15, повторитель 16 и инвертор 17. Устройство работает следуюш11м образом. Цикл работы устройства разбиваетс на тритакта, в течение которьгх происходит соответственно сброс преды дущей информации, установка очередно го адреса и считывание данных. В соответствии с этим разрядность регист ра 1 1 равна трем. Разрядность регист ра 10 совпадает с разрядностью регистров 2. В исходном состоянии регистры 10 и 11 содержат единицы в первых разрядах, что соответствует началу сбро са. В течение этого такта единица в регистре 10 сдвигается вправо, а еди ница в регистре 11 фиксирована в его первом разряде. Эта единица поступает с выхода первого разряда регистра 1 1 на информационные входы 4 регистров 2. Таким образом, в пер-, вом.такте происходит установка всех разрядов регистров 2 в состояние 1. В конце первого такта единица в регистре 10 продвигается вправо до конца и поступает на входы регистров 10 и 11. При этом в регистре 10 происходит циркуляция информации, т.е. единица снова поступает в первый разряд, а в регистре П единица продвигается из первого разряда во второй . Данный момент соответствует начал второго такта работы устройства. При единичном значении второго разряда регистра 11 происходит срабатывание элемента ИЛИ 6, соединенного с выходом этого разряда. Далее единичный сигнал с выхода элемента ИЛИ 6 посту пает на первый вход элемента И 5, а на его второй вход поступает едини ца из первого разряда регистра 10. При этом элемент И 5 срабатывает, и единица с его выхода поступает входы 3 синхронизации регистров 2. Таким образом, в начале второго такта работы на входах синхронизации регистров 2 вырабатывается синхроимпульс, обеспечивающий считывание информации из блока 1 постоянного запоминающего устройства, по адресу 11 . . . 1 , который в данный момент записан во всех регистрах 2. Распределение информации вблоке 1 постоянного запоминающего устройства осуществлено таким образом, чтобы по адресу 11...1 считалось нулевое слово, что приводит к обнулению регистров 2. Далее во втором такте на вход 1 2« последовательно поступает очередной адрес. Он попадает на второй вход элемента И 7 и пропускается на его выход, поскольку на первый вход элемента И 7 поступает единица из второго разряда регистра 1 1 в течение всего второго такта. Этот адрес поступает с вьпгода элемента И 7 на информационные входы 4 регистров 2 и последовательно записывается в эти регистры. При этом происходит переход к третьему такту работы устройства. В начале третьего такта регистр 10 содержит единицу в первом разряде, регистр, 11 - единицу в третьем разряде, а в регистрах 2 установлен очередной адрес. Происходит срабатывание элемента ИЛИ 6, соединенного с выходом третьего разряда регистра 11. Далее единичный сигнал поступает на первый вход элемента И 5 и появляется на его выходе, поскольку на второй вход элемента И поступает единица с выхода первого разряда регистра 10. Синхроимпульс с выхода элемента И 5 поступает на входы 3 синхронизации регистров 2 и обеспечивает считывание информации из блока 1 постоянного запоминакнцего устройства по очередному адресу, находящемуся в регистрах 2. Блоки 1 постоянного запоминающего устройства запрограммированы таким образом, что по определенному адресу, поступившему на все регистры 2, ненулевое слово считывается только лишь из одного блока 1 постоянного запоминающего устройства. Из остальных блоков 1, которые не хранят слово, соответствующее данному адресу, считываются нулевые слова. Таким образом, в один из регистров 2 поступает очередное слово, а остальные регистры обнуляются. Далее в третьем такте работы устройства считанное слово поступает последовательно с информационных выходов регистров 2 на второй вход элемента И 8. Первый вход элемента И 8 соединен с выходом третьего разряда регистра 11, в котором в течение третьего такта фиксирована единица. Поэтому данные проходят через элемент И 8 на его выход и поступают на выход 15 устройства. На этом очередной цикл работы устройства заканчивается . Сдвиговые регистры, входящие в состав устройства, построены на элементах четырехфазной МОП-схемотехники 4 и являются динамическими сдвиговыми регистрами.

На фиг. 3 приведен пример конкретной технической реализации сдвиговых регистров 2, каждый разряд которых состоит из двух инверторов 14 и 15. К выходу последнего разряда регистра подключен повторитель 16, выход которого соединен со йходом первого разряда регистра. Этим обеспечивается непрерывная циркуляция. информации в регистре с частотой следования импульсов фазного питания Ф, временная диаграмма которых представлена на фиг, 4. Наличие повторителя 16 подключенного к выходу последнего разряда регистра, обеспечивает возможность непосредственного соединения выходов всех сдвиговых регистров 2,

Инвертор 15 имеет два управляющих входа, первый из которых подключен к выходу инвертора 17, а второй - ко входу синхронизации 3, который также соединен со входом инвертора 17. При нулевом значении сигнала на входе 3 на выходе инвертора 17 формируется единичный сигнал, который поступает далее на вход инвертора 15 и разрешает циркуляцию информации в регистре. При поступлении на вход 3 синхроимпульса, длительность которого равна одному фазному периоду, циркуляция

в регистре прекращается, так как на выходе инвертора 17 появляется нулевой сигнал. В то же время этот синхримпульс разрешает запись информации из блока 1 постоянного запоминающего устройства в разряды регистра по входам w , ч(/2 ..., Wf, .

При этом информация на выходах а.,, а,...,а инверторов 14 не успевает изменяться под действием синхроимпульса, поскольку он поступает на входы инверторов 15. Таким образом, в момент считывания информация на входах блока 1 стабильна, что исключает возможность сбоев при считывании данных из блока 1.

Последовательная передача адреса и данных регистрами 2 происходит автоматически под действием импульсов фазного питания. Моменты появления адреса и данных задаются блоком синхронизации 9, как описано выше.

В данном примере реализации регистра использована четырехфазная схемотехника, получившая широкое использование при создании МОП-микросхем.

Таким образом, предлагаемое устройство, сохраняя функциональные качества прототипа, отличается простотой исполнения.

(ЧХЕТЗп-- ХР

К УСТРОЙСТВО УПРАВЛЕНИЯ ОБРАЩЕНИЕМ К-ПАМЯТИ, содержащее П блоков постоянной памяти, п сдвиговых регистров и блой: синхронизации, адресные входы каждого i-го ( 1,2,...,п) блока йостоянной памяти соединены соответственно с информационными выходами i-го сдвигового регистра, отличающееся тем, что, с целью упрощения устройства, оно содержит три элемента И и элемент ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым входом второго элемента И и с информационным входом кавдого сдвигового регистра, выход третьего элемента И соединен с информационным входом каждого сдвигового регистра, третий выход блока синхронизации соединен с первым входом третьего элемента И и с первым входом элемента ИЛИ, второй вход которого соединен с четвертым выходом блока синхронизации и со вторым входом второго элемента И,выход которого соединен с информационным выходом устройства, второй вход третьего элемента И соединен с информационным входом устройства, выход первого элемента И соединен со входом синхронизации каждого сдвигового регистра, выходы каждого i-го блока постоянной памяти соединены соответственно с И1 ормационными входами каждого i-го сдвигового регистра, 2. Устройство поп, 1, отличающееся тем, что блок синхронизации содержит первый и второй сдвиговые регистры, причем вход сдвига и выход старшего разряда первого сдвигового регистра соединены со входом сдвига второго сдвигового регистра, О) (выход младшего разряда первого сдвигового регистра соединен с первым выходом блока синхронизации, второй, третий и четвертый выходы блока синхронизахщи соединены соответственно с первым, вторым и третьим информационными выходами второго сдвигового регистра.